0 引言

    隨著超大規模集成電路的發展，集成電路越來越趨向于多功能、高性能、低功耗，由此帶動電子技術的廣泛應用，促進電子設備智能化程度的提高。單片機（MCU）電路因其出色的性價比、很好的能效比和寬電壓工作范圍等優點，在消費電子領域取得了廣泛的應用，例如電動車、電力線、電表、電子標簽、醫療設備、可穿戴設備等。

    在MCU的應用系統中，經常會遇到系統的電源電壓出現欠壓或意外掉電的情況，欠壓可能會導致MCU的程序“跑飛”^[1]，系統工作異常，意外掉電有可能會丟失重要的數據，并且丟失的數據不能夠恢復^[2]。特別是在某些系統應用場景下，當由于電源電壓本身的原因，致使系統電源電壓降低，當降低到一定程度時，會使片內邏輯門的輸出驅動能力下降，從而導致片內數據混亂甚至數據丟失無法恢復^[3]。為了盡量避免這些情況的出現，除了傳統的上電復位（POR）^[4-9]設計之外，一般需要加上掉電檢測電路，以提高單片機系統的抗干擾能力和系統的穩定性。掉電檢測電路能夠檢測到系統供電電源電壓的異常，并在其下降至能夠威脅系統的數據安全之前發出警告信號，系統據此采取措施，在低電壓供電異常期間，會使MCU處于復位狀態，待電源電壓恢復正常值時，單片機自動復位后，系統程序重新回到正常的工作狀態。

    針對上述問題，本文提出了一種基于180 nm CMOS（Complementary Metal Oxide Semiconductor）工藝設計的電源電壓掉電檢測電路，該電路具備電路結構簡單、容易實現、工作穩定可靠、版圖面積小的優點，可在幾乎不增加電路額外成本的情況下，集成在單片機及微處理器系統內，減少系統的外圍器件，降低系統成本。

1 掉電檢測電路原理

    傳統掉電電路檢測BOD(Brown-out Detect)原理結構采用分壓設計，由電阻串聯分壓完成^[10]，如圖1所示，電阻R₁和R₂組成的采樣電路對被檢測電源電壓VDD進行采樣，產生V_s采樣電壓，比較器比較采樣電壓V_s和參考電壓V_ref，如果采樣電壓V_s低于參考電壓V_ref則檢出V_out輸出低電平，如圖2所示，表征電源電壓掉落到所允許的最低規定電壓。

    通常在大規模集成電路中采用的掉電檢測電路的功耗要求在微安(μA)量級，需要串聯電阻值之和達到兆歐姆(MΩ)量級，如果R₁、R₂采用多晶硅電阻，版圖的面積非常大，不能滿足電路設計對小版圖面積的需求。本文提出一種由MOS電阻代替分壓電阻檢測電源電壓的結構，可以在不增加功耗的前提下實現小版圖，滿足面積的需求，且檢測電壓可調節。

2 采用MOS管的掉電檢測電路

    采用MOS管對傳統的電阻串聯分壓結構進行改進，改進后的電路結構如圖3所示。

    圖3中，采用3.3 V NMOS管N31和1.8 V NMOS管N21組成電源電壓采樣電路，常開的1.8 V PMOS倒比管P21和1.8 V NMOS管N22構成的放大器對B點電壓信號放大輸出。P21為倒比管，為恒定開啟狀態，作為放大器N22的負載電阻。

    NMOS管N31、N21均處于飽和區，N31和N21晶體管的電流為^[11]：

    V_DD為3.3 V時，V_B電壓可以使輸出保持在高電平，V_DD下降到2.4 V左右時，V_B電壓小于 V_th1.8，使輸出變為低電平。

    圖3所示的NMOS串聯分壓結構在設計實踐中存在設計參數調節難度大和對電源過電應力抗擊能力弱的缺點，本節通過在3.3 V NMOS管N31下面串聯一個3.3 V倒比NMOS管N32的優化方式，解決參數調節和抗過電應力問題，具體電路原理結構見圖4。

    圖4中，采用3.3 V NMOS管N31、N32和1.8 V NMOS管N21、N22組成電源電壓采樣電路，其中N22柵極接電平“1”，固定開啟，作為串聯路徑的負載電流源，限流作用；常開的1.8 V PMOS倒比管P21和1.8 V NMOS管N22構成的放大器對B點電壓信號放大輸出。P21為倒比管，為恒定開啟狀態，作為放大器N23的負載電阻；N24源漏均接地，為NMOS電容。

    圖4中所示各個NMOS管特性描述如下：3.3 V NMOS管N31(W/L：1.5/1.2)，N32(W/L：1.5/3.0)；1.8 V PMOS管P21(W/L：0.25/6.5)；1.8 V NMOS管N21(3個，W/L：1.2/1.0)，N22(W/L：1.2/0.5)，N23(W/L：1.5/1.0)、N24(3個，W/L：1.7/0.9)。

    NMOS管N31、N32和N21均處于飽和區，N31、N32和N21晶體管的電流為：

    V_DD為3.3 V時，V_B電壓可以使輸出保持在高電平，V_DD下降到2.4 V左右時，V_B電壓小于V_th1.8，使輸出變為低電平。

    根據電路的整體設計需求，并為了防止觸發電壓點設置過高，導致電路頻繁檢出供電異常，按照此原則，表1給出了一個掉電檢測電路的參考設計參數。

3 仿真驗證

    本文采用TSMC 180 nm CMOS工藝設計整個掉電檢測BOD電路，待檢測電源電壓為3.3 V，圖5為整個掉電檢測BOD電路的版圖，版圖面積僅為46.5 μm×12.4 μm。

    圖6、圖7、圖8為不同工藝角、不同電源電壓、不同溫度的PVT仿真圖。圖7給出在電源電壓由0 V線性上升時的掉電檢測電路的輸出情況，例如：在典型（TT工藝角）情況時，電源電壓上升至2.26 V之前，掉電檢測電路輸出一直保持為低電平，表明在此期間電源電壓低于規定電壓值，而當電源電壓上升至2.26 V之后，直至3.3 V，掉電檢測電路輸出一直保持為高電平，表明在此期間電源電壓高于規定電壓值，電源電壓處在正常的供電范圍內，系統能夠正常穩定地工作。

    圖8給出在電源電壓由3.3 V線性下降時的掉電檢測電路的輸出情況，與圖7類似。

    掉電檢測電路仿真結果如表2所示。

4 測試結果與分析

    本文設計的掉電檢測電路，在一款基于ARM M系列的高性能單片機中成功實現應用，并通過該單片機電路對本文的掉電檢測電路進行了測試，其中10只電路的測試結果如表3所示，從表中的數據可以看出，電路上電過程中檢測電路觸發點V_{B_th+}范圍為2.151 V~2.360 V，下電過程中檢測電路觸發點V_{B_th-}范圍為2.113 V~2.325 V，能夠很好地滿足電路的設計要求。

    通過對表3的分析，同時也看出該種電路的結構在觸發翻轉電壓點精度上的不足對于一些精度要求不高的應用場合，本文設計的掉電檢測保護電路，具有電路結構簡單、易于實現、版圖面積小的特點，可集成于單片機內部，提高單片機的可靠性。對于更高精度要求（幾毫伏誤差）的應用場合，一般需要用到基準電壓源對電路的電壓觸發點進行精準的比較，但是這種電路的版圖面積比本文述的結構要大上10倍以上。

5 結論

    本文提出了TSMC 180 nm工藝節點下設計的電源電壓掉電檢測電路BOD，介紹了電路結構的原理及其優缺點，分析了采用MOS管做為采樣的分壓串聯電阻，并優化了設計和參數配置，仿真驗證了設計結構的可行性，最后給出了該結構的樣品電路的實測結果。結果表明，對于一些精度要求不高的應用場合，該檢測電路結構簡單，易于實現，工作穩定可靠，版圖面積小點，可在幾乎不增加電路額外成本的情況下，集成在單片機及微處理器系統內，實現對系統電源電壓監測，減少系統的外圍器件，降低系統成本。

    同時，該電路也可以使用于其他需要電壓監控和保護的場合，例如充電電路的充電指示、非易失性存儲器、高壓或功率集成電路等的電源保護電路等。該電路結構可以非常容易地遷移至其他節點工藝，具備良好的工藝遷移特性和應用廣泛性。

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作者信息:

張猛華，薛海衛，于宗光，張  繼，陳振嬌

(中國電子科技集團公司第五十八研究所，江蘇 無錫214072)