代工大佬臺(tái)積電每年都會(huì)為其客戶們舉辦兩次大型活動(dòng)－春季的技術(shù)研討會(huì)和秋季的開放創(chuàng)新平臺(tái)（OIP）生態(tài)系統(tǒng)論壇。春季會(huì)議主要提供臺(tái)積電在以下幾個(gè)方面的最新進(jìn)展：

（先進(jìn)）硅工藝開發(fā)現(xiàn)狀；

設(shè)計(jì)支持和EDA參考流程資格；

（基礎(chǔ)、內(nèi)存和接口）IP可用性；

先進(jìn)封裝；

制造能力和投資活動(dòng)。

OIP論壇則簡要介紹自春季技術(shù)研討會(huì)以來臺(tái)積電在上述主題上的最新情況，并給EDA供應(yīng)商、IP供應(yīng)商和最終客戶提供一個(gè)機(jī)會(huì)，以展示他們分別（以及和臺(tái)積電合作）在解決先進(jìn)工藝節(jié)點(diǎn)需求和挑戰(zhàn)方面的進(jìn)展。本文總結(jié)了最近在加利福尼亞州圣克拉拉舉行的臺(tái)積電第10屆年度OIP論壇的十大亮點(diǎn)。

（10）EDA合作伙伴和IP供應(yīng)商的早期參與模式

臺(tái)積電提供了一份極具說服力的圖表，展示了IP供應(yīng)商參與模式近年來的變化，以及由此導(dǎo)致的新客戶流片（NTO）工藝導(dǎo)入的加速。

臺(tái)積電釋放十大信號(hào)，對(duì)EDA、IP、IC設(shè)計(jì)和半導(dǎo)體設(shè)備商將產(chǎn)生怎樣的影響？

臺(tái)積電北美公司總裁DavidKeller表示，采用臺(tái)積電先進(jìn)工藝的客戶現(xiàn)在可以在PDKv0．1階段就參與進(jìn)來，享有“更精細(xì)調(diào)整”和“改進(jìn)設(shè)計(jì)以及優(yōu)化工藝”的機(jī)會(huì)。

這種方式可以使得客戶在PDKv1．0階段的工藝認(rèn)證時(shí)間縮短一半，也更接近工藝節(jié)點(diǎn)進(jìn)入生產(chǎn)階段的時(shí)間表。當(dāng)然它的風(fēng)險(xiǎn)在于，早期采用者必須非常擅長進(jìn)行評(píng)估，以及隨著PDK數(shù)據(jù)從v0．1到v1．0的日益成熟而快速更改設(shè)計(jì)。盡管有風(fēng)險(xiǎn)，客戶依然對(duì)臺(tái)積電改變其參與模式和進(jìn)行資源投資以加速發(fā)布高級(jí)工藝設(shè)計(jì)支持表示了贊賞。

（9）臺(tái)積電、EDA供應(yīng)商和云服務(wù)

OIP論壇展示了在支持將設(shè)計(jì)流程轉(zhuǎn)換成云計(jì)算服務(wù)方面的多項(xiàng)進(jìn)展，包括最終客戶流片示例、云提供商能力介紹、為云資源提供“店面”的EDA供應(yīng)商（Cadence、Synopsys）。數(shù)據(jù)安全方面顯然取得了重大進(jìn)展：

臺(tái)積電支持與其PDK和IP數(shù)據(jù)相關(guān)的產(chǎn)品的安全性。探討了用于不同EDA流程，采用單線程、多線程和分布式運(yùn)算場(chǎng)景的服務(wù)器內(nèi)核、內(nèi)存和存儲(chǔ)類型。

當(dāng)然還有其他重點(diǎn)領(lǐng)域：

加速云項(xiàng)目“啟動(dòng)”任務(wù)；

優(yōu)化數(shù)據(jù)通信要求（和相關(guān)帶寬），以便在客戶的主機(jī)環(huán)境和云服務(wù)之間傳輸設(shè)計(jì)數(shù)據(jù)和流程結(jié)果；

針對(duì)特定EDA流程優(yōu)化分配的云計(jì)算／內(nèi)存資源（與吞吐量相比）。

MicrosoftAzure小組的演示文稿將這種方式稱為“云原生”和“天生在云”的EDA流程開發(fā)。

在本地部署和云端執(zhí)行之間分配和管理客戶的EDA軟件許可證。

云店面不僅支持在客戶私有云中托管的專用許可證服務(wù)器，也可以通過VPN與本地許可證服務(wù)器通信。

有媒體提出了他們關(guān)注的主要問題：

“云資產(chǎn)保護(hù)的保險(xiǎn)業(yè)政策尚不清楚。”

“我正在尋求與EDA供應(yīng)商簽訂新的、更靈活的軟件許可證分配業(yè)務(wù)條款。云可以幫助我為尖峰工作負(fù)載快速分配計(jì)算服務(wù)器，但我仍需要完整的（昂貴的）EDA許可證。我需要被說服將項(xiàng)目遷移到云計(jì)算的投資回報(bào)率是巨大的。”

（8）N22ULP／N22ULL

N22是在N28節(jié)點(diǎn)上進(jìn)行工藝尺寸縮減的“半節(jié)點(diǎn)”。（即N28設(shè)計(jì)直接進(jìn)行光學(xué)布局縮減即可）

所有22ULP的設(shè)計(jì)套件和基礎(chǔ)IP都已準(zhǔn)備就緒，2018年第四季度可提供完整的接口IP。22ULP的嵌入式DRAMIP也將于19年6月問世。（請(qǐng)注意，客戶仍然對(duì)嵌入式DRAM抱有強(qiáng)烈興趣。）

臺(tái)積電正在集中精力開發(fā)用于低漏電應(yīng)用的22ULL工藝，研究重點(diǎn)包括平面器件Vt（Ion與Ioff）選項(xiàng)、低VDD（例如，對(duì)于22ULL，標(biāo)稱VDD＝0．6V）時(shí)的模型開發(fā)和IP特性。可使用該工藝生產(chǎn)低泄漏（EHVT）器件。22ULL目標(biāo)器件包括基于低功耗微控制器的SoC設(shè)計(jì)，以及支持藍(lán)牙低功耗（BLE）接口的芯片，對(duì)IoT邊緣設(shè)備來說這些芯片都很常見。

臺(tái)積電將22ULL的啟用分成兩個(gè)階段進(jìn)行，現(xiàn)在已經(jīng)推出適用于0．8V／0．9VVDD的v1．0設(shè)計(jì)套件，2019年6月將提供0．6VVDDPDK和IP支持。需要注意的是，22ULL中的SRAM設(shè)計(jì)將采用雙電源供電，內(nèi)部陣列采用0．8V（由位單元VDD＿min驅(qū)動(dòng)），外圍電路為0．6V。

（7）封裝

臺(tái)積電提供的各種封裝技術(shù)依然奪人耳目。從高端客戶需求（比如CoWoS）到低成本集成（比如集成式扇出、或者InFO晶圓級(jí)扇出分布），臺(tái)積電實(shí)現(xiàn)了各種獨(dú)特的封裝技術(shù)覆蓋。簡而言之，在OIP生態(tài)系統(tǒng)論壇上展示的先進(jìn)封裝技術(shù)包括：

晶圓級(jí)芯片規(guī)模封裝（WLCSP）集成

論壇展示了一個(gè)粘合到CMOS硅片上的MEMS傳感器（帶帽）的樣例：

基板上的InFO

InFO和BGA設(shè)計(jì)的混合體，其中多個(gè)InFO連接到基板載體上；2／2umW／S在硅片之間互聯(lián)；40um微凸塊I／O間距。

基板上的InFO和內(nèi)存

和基板上的InFO類似，一個(gè)HBM內(nèi)存硅片堆疊到臨近的硅片上。

CoWoS增強(qiáng)

C4凸塊間距和掩模版尺寸（拼接）功能將在2019年實(shí)現(xiàn)突破和增強(qiáng)。

集成片上系統(tǒng)（SoIC）

利用硅通孔實(shí)現(xiàn)多個(gè)硅片的3D垂直堆疊；2019年第一季度在EDA流程中實(shí)現(xiàn)設(shè)計(jì)支持（例如TSV感知物理設(shè)計(jì)、硅片間DRC／LVS、基于3D耦合的提取、完整的SI／PI分析。）。

（6）N7和N7＋的狀態(tài)

從N7節(jié)點(diǎn)的生產(chǎn)到N7＋（4層EUV）產(chǎn)品的過渡正在有序進(jìn)行。N7＋的所有EDA參考流程已經(jīng)完全驗(yàn)證通過，并且PDK迭代到了v1．0。所有基礎(chǔ)IP都通過了硅驗(yàn)證。IP開發(fā)人員的設(shè)計(jì)套件已經(jīng)就緒，并且可以接受N7＋的新流片。

與N7相比，N7＋實(shí)現(xiàn)了1．18倍的面積優(yōu)勢(shì)，這主要得益于更緊密的金屬間距，以及對(duì)單元之間的“通用多器件邊緣”（CPODE）隔離器件的標(biāo)準(zhǔn)單元模板支持。為了有效利用N7＋對(duì)N7的密度增益，需要重新設(shè)計(jì)IP－臺(tái)積電提供布局遷移輔助工具來協(xié)助這種轉(zhuǎn)變。

值得注意的是，單元管腳形狀可以違反最小金屬區(qū)域光刻設(shè)計(jì)規(guī)則，管腳單元區(qū)域“修補(bǔ)”涉及的EDA需求可以被整合到物理實(shí)現(xiàn)流程中，這需要改變電遷移分析規(guī)則，同時(shí)，單元管腳形狀需要和貼片填充的模型一起被提取出來，用于信號(hào)的EM分析。

（5）N5工藝支持

臺(tái)積電技術(shù)開發(fā)副總裁CliffHou介紹了N5工藝節(jié)點(diǎn)支持計(jì)劃：

PDK迭代到了v0．5，IP設(shè)計(jì)仍在進(jìn)行中；

臺(tái)積電基礎(chǔ)IP通過了硅驗(yàn)證（比如標(biāo)準(zhǔn)單元、SRAM、eFuse）；

v0．9PDK將于2018年11月推出。

N5標(biāo)志著引入“全”EUV工藝（比如14個(gè)掩膜），可實(shí)現(xiàn)對(duì)N7的1．86倍面積優(yōu)勢(shì)。

讀者應(yīng)該知道向EUV光刻的過渡面臨不少挑戰(zhàn)，比如光源功率、光源正常運(yùn)行時(shí)間、曝光劑量的統(tǒng)計(jì)學(xué)變化、抗蝕劑靈敏度、掩膜空白缺陷密度和掩膜檢查、薄膜技術(shù)等。不過有趣的是，從N5資格認(rèn)證計(jì)劃中看不出這些EUV挑戰(zhàn)對(duì)臺(tái)積電時(shí)間表的影響。

（4）N5獨(dú)特的EDA支持特性－第1部分：3：2節(jié)距比

N5中的metal1（垂直）間距與柵極（垂直）間距的比值為3：2，即3個(gè)metal1（M1）垂直軌道相當(dāng)于2個(gè)柵極間距軌道。

此外，M1層需要完整的多重圖案顏色分配，這需要獨(dú)特的單元設(shè)計(jì)，并滿足特殊的單元放置限制和布線要求。正如Synopsys的一位發(fā)言人所指出的那樣，“現(xiàn)在4個(gè)中有1個(gè)是合格的－這個(gè)比例曾經(jīng)是98％。”

單元庫需要包含電等效（EEQ）單元，以支持與整個(gè)間距網(wǎng)格的軌道／顏色／引腳形狀對(duì)齊。

一些演示稿給出了一些定制電路設(shè)計(jì)示例，需要增加使用堆疊性的n－高器件和串并聯(lián)的mXn器件。這些器件陣列的布局需要遵守上面提到的間距和顏色分配限制。

（3）N5獨(dú)特的EDA支持特性－第2部分：跨行Vt規(guī)則

單元庫一般包含多種變體，邏輯上等同的單元變體可以使用不同的Vt選擇。為了實(shí)現(xiàn)功耗／性能的優(yōu)化，可以更換不同的單元，只需對(duì)行內(nèi)單元間的Vt選擇做出少許限制。

N5引入了復(fù)雜的“跨行”Vt規(guī)則，在EDA上體現(xiàn)為：APR工具、功耗／性能優(yōu)化、填充插入和（特別是）ECO流程。

由于“上下文敏感”的器件漏電－單元內(nèi)的器件泄露電流取決于臨近單元的Vt類型，跨行Vt規(guī)則需要更加嚴(yán)謹(jǐn)。這意味著特征化流程的重大變化。單元特征化需要利用多個(gè)布局上臨近的單元進(jìn)行精確的泄露建模。泄露“side文件”模型將通過特征化流程生成，在功耗優(yōu)化階段讀取，以選擇對(duì)應(yīng)于實(shí)際物理布局的特定上下文模型。

（2）N5獨(dú)特的設(shè)計(jì)特征－第3部分：P／G設(shè)計(jì)

N5節(jié)點(diǎn)的標(biāo)準(zhǔn)單元模板電源接地（P／G）網(wǎng)絡(luò)設(shè)計(jì)和之前的節(jié)點(diǎn)又很大不同，它需要更高密度的M1軌（增加30％），相應(yīng)地也需要更多通孔。

需要注意的是，密度更高的M1P／G網(wǎng)絡(luò)也會(huì)影響單元布局，因?yàn)楣苣_形狀會(huì)被P／G網(wǎng)絡(luò)阻擋。

此外，為了幫助緩解N5工藝中由于更高電阻率導(dǎo)致的電源分配網(wǎng)絡(luò)動(dòng)態(tài)電壓降（DvD）問題，并幫助解決由于更高金屬電流密度引起的功率因數(shù)問題，臺(tái)積電推出了一種“超高密度”的金屬－絕緣體－金屬（MIM）電容元件，以改善PDN去耦。插入這些新的MIM帽會(huì)在APR中引入復(fù)雜的布線規(guī)則，并需要新的寄生提取（和LVS）工具功能。

（1）N5獨(dú)特的EDA支持特性－第4部分：超低電壓（ULV）延遲建模精度

之前，反映統(tǒng)計(jì)過程變化的單元弧延遲模型會(huì)假定一個(gè)對(duì)稱的高斯分布（眾數(shù)＝中位數(shù)＝數(shù)學(xué)期望），應(yīng)用統(tǒng)計(jì)靜態(tài)時(shí)序分析方法來收斂時(shí)序并確保在“n－sigma”處的穩(wěn)健電路性能。現(xiàn)在，越來越多的先進(jìn)工藝節(jié)點(diǎn)引入了非對(duì)稱延遲分布，特別是當(dāng)VDD供電比設(shè)計(jì)Vt下降地更快時(shí)（因此（VDD－Vt）過驅(qū)）。

所以引入了“第二代”單元特征變化格式，以支持分布峰（眾數(shù)）兩側(cè)快速和慢速延遲時(shí)的獨(dú)特西格瑪。

在N5節(jié)點(diǎn)上，統(tǒng)計(jì)性延遲分布（在低VDD下）甚至更加陡峭，因此需要對(duì)單元延遲變化格式進(jìn)行進(jìn)一步更新，尋找新的特征和自由變化模式模型，以反映分布中的附加時(shí)刻－即數(shù)學(xué)期望、西格瑪和“斜率”。EDASSTA工具需要增強(qiáng)，以支持這種新的庫模型。

額外的器件老化也可能在意外的電路條件下出現(xiàn)。

德州儀器在OIP論壇上的演講中指出，設(shè)計(jì)人員需要關(guān)注器件老化機(jī)制（比如HCI／BTI），以及由此產(chǎn)生的對(duì)電路性能和EM健壯性的影響。這個(gè)演講主要針對(duì)的是基于臺(tái)積電16FFC工藝的汽車器件市場(chǎng)，但是其中描述的新型模型－應(yīng)力－老化模擬流程（具有自加熱加速）也適用于任何基于老化的分析。

有一個(gè)評(píng)論引起了我的注意，“選擇和老化相關(guān)的壓力測(cè)試條件可能極具欺騙性。最初，我們主要專注于評(píng)估含有高速開關(guān)活動(dòng)測(cè)試用例的最壞性能路徑。但是，性能最壞和最壞情況下的老化并不等同。由靜態(tài)DC偏置或開關(guān)瞬變導(dǎo)致的器件飽和與熱載流子注入密切相關(guān)。但是，處于靜止亞Vt條件下的器件－特別是在斷電期間－同樣會(huì)受到高應(yīng)力環(huán)境的影響。一個(gè)堆疊器件中的下電器件也可能長時(shí)間暴露在高Vds下。我們發(fā)現(xiàn)非導(dǎo)電應(yīng)力導(dǎo)致的類HCI老化可能是電路參數(shù)漂移的重要原因。設(shè)計(jì)師需要一定的洞察力識(shí)別這些情況，以建立老化模擬測(cè)試用例，這可能需要和性能模擬測(cè)試分開獨(dú)立開發(fā)。”

這個(gè)建議不錯(cuò)。

總結(jié)

臺(tái)積電OIP論壇透露的關(guān)鍵信息是N7＋和N5工藝節(jié)點(diǎn)的進(jìn)展迅速，而且EUV的引入也不存在太多技術(shù)障礙。N5具有全新的物理和電氣特性，可能會(huì)影響單元設(shè)計(jì)、APR和單元特征化。

可靠性和老化流程在所有細(xì)分市場(chǎng)中將變得越來越重要。

臺(tái)積電將繼續(xù)和客戶緊密合作，共同開發(fā)先進(jìn)的封裝技術(shù)。

這些進(jìn)展都很迅速，這完全得益于臺(tái)積電OIP和EDA合作伙伴、IP開發(fā)商的合作模式。