高級加密標準(AES,Advanced Encryption Standard)為最常見的對稱加密算法。微信小程序加密傳輸就是用這個加密算法的。
AES在密碼學中又稱Rijndael加密法，是美國聯邦政府采用的一種區塊加密標準，這個標準用來替代原先的DES，已經被多方分析且廣為全世界所使用。
AES與Rijndael加密法
我們知道數據加密標準（Data Encryption Standard: DES）的密鑰長度是56比特，因此算法的理論安全強度是256。但二十世紀中后期正是計算機飛速發展的階段，元器件制造工藝的進步使得計算機的處理能力越來越強，DES將不能提供足夠的安全性。1997年1月2號，美國國家標準技術研究所（National Institute of Standards and Technology: NIST）宣布希望征集高級加密標準AES，用以取代DES。
AES得到了全世界很多密碼工作者的響應，先后有很多人提交了自己設計的算法。最終有5個候選算法進入最后一輪：Rijndael，Serpent，Twofish，RC6和MARS，下圖分別為其中的5位作者。最終經過安全性分析、軟硬件性能評估等嚴格的步驟，Rijndael算法獲勝。高級加密標準由美國國家標準與技術研究院（NIST）于2001年11月26日發布于FIPS PUB 197，并在2002年5月26日成為有效的標準。2006年，高級加密標準已然成為對稱密鑰加密中最流行的算法之一。
《電子技術應用》近年來刊登了一系列與AES算法相關的技術文章，小編整理于此，以餮讀者、作者。歡迎大家推廣引用！
1、基于主成分分析的AES算法相關功耗分析攻擊
摘要：針對相關功耗分析攻擊中,當功耗曲線的功耗采樣點較多時攻擊速度緩慢的問題,引入了基于主成分分析的預處理方法。利用主成分分析對功耗曲線進行預處理,提取功耗信息中的主成分,拋棄次要成分,將功耗數據降維,達到減少數據分析量的目的,從而提高攻擊效率。以高級加密標準為研究對象,對基于主成分分析的相關功耗分析攻擊進行了研究。引入主成分分析的相關功耗分析攻擊與經典相關功耗分析攻擊的對比實驗結果表明:基于主成分分析的預處理將功耗曲線中相關性高于0.2的信息集中到前67號的主成分中,有效地將實際分析功耗點的數量降低至經典相關功耗分析的大約1/4。
全文鏈接：http://www.jysgc.com/article/3000011495
中文引用格式： 蔡琛，陳運，萬武南，等. 基于主成分分析的AES算法相關功耗分析攻擊[J].電子技術應用，2015，41(8)：101-105.
英文引用格式： Cai Chen，Chen Yun，Wan Wunan，et al. Correlation power analysis for AES based-on principal component analysis[J].Application of Electronic Technique，2015，41(8)：101-105.
2、一種基于CPUID和AES算法的STM32固件升級方案
摘要： 針對STM32系統固件升級時使用同一個文件易被非法復制使用的缺陷，提出并實現了一種一個STM32芯片使用一個唯一升級文件的固件升級方案。升級固件時，由服務器為不同的STM32芯片生成不同的bin文件，該bin文件是以STM32的CPUID為密鑰，應用AES算法加密原始bin文件得到的。升級時STM32以自身的CPUID作為密鑰對文件解密，如果作為解密密鑰的CPUID和作為加密密鑰的CPUID不同，則解密出的bin文件不能運行。解密后，再應用IAP技術把新的bin文件寫入Flash。實際測試證明，提出的方法可以實現“一片一密”，有效防止了升級程序的非法使用。
全文鏈接：http://www.jysgc.com/article/3000005195
中文引用格式：曹欲曉,韓冬,徐金寶.一種基于CPUID和AES算法的STM32固件升級方案[J].電子技術應用,2015,41(03):28-30+34
3、一種應用于生物識別領域的AES算法
摘要： 生物識別技術已廣受重視，利用AES加密算法對生物識別過程中的特征模板進行加密可以大大提高生物識別技術的安全性。為提高AES加密算法的吞吐率，使其更好地應用于生物識別領域，以FPGA為實現主體，采用串行緩存結構，充分利用FPGA并行處理的特點，成功實現了一種大吞吐量的AES算法。最后在Xilinx的XC7A200T芯片上對算法進行了驗證，經計算其理論吞吐量可以達到30.3 Gb/s。
全文鏈接：http://www.jysgc.com/article/3000006412
中文引用格式：彭海,高俊雄,王耘波.一種應用于生物識別領域的AES算法[J].電子技術應用,2015,41(04):116-118
4、基于內外混合流水線的高吞吐率AES結構
摘要： 提出了一種基于加解密輪內外流水線的、高性能及高吞吐率的128 bit AES算法的硬件實現方法。在此之前人們多采用查找表來實現AES算法中的SubBytes和InvSubBytes轉換過程，本設計則僅僅使用了進行復合域運算的組合邏輯單元，硬件面積得以縮小，同時還可以將組合邏輯單元劃分為6級次級流水線，輪外和輪內流水線得到更深層次的利用。使用本設計方案，在Altera DE2-115設備上以570 MHz頻率實現的加密器可以達到73.562 Gb/s的吞吐率。
全文鏈接：http://www.jysgc.com/article/3000006855
中文引用格式：江磊,魏震楠,劉明.基于內外混合流水線的高吞吐率AES結構[J].電子技術應用,2015,41(06):114-117.
5、基于漢明碼校驗的AES數據加密記錄器設計
摘要： 以FPGA為硬件設計平臺，實現AES數據加密記錄器，重點講述了AES算法的FPGA實現。利用MATLAB軟件完成算法的密鑰擴展及S盒設計，使其在硬件中的設計簡化為查表操作；整體算法的設計采用流水線技術，提高了加密速度。同時，設計了漢明校驗碼解決由于NAND Flash位翻轉經加密后帶來的誤碼擴散的問題，將最后的糾錯工作設計在計算機上完成，降低對硬件讀數的影響，同時提高了系統的可靠性，該設計具有一定實用價值。
全文鏈接：http://www.jysgc.com/article/3000007719
中文引用格式：魏漢明,劉文怡,關詠梅,張彥軍,張國佳.基于漢明碼校驗的AES數據加密記錄器設計[J].電子技術應用,2015,41(01):118-121
6、基于AES算法的存儲測試系統設計
摘要： 為了實現對存儲測試系統在某些應用場合中數據保密的需求，提出了一種基于AES算法的數據加密系統設計方案，并完成了系統的算法仿真與硬件設計。系統的硬件以Xilinx公司的FPGA為主要芯片，實現數據采集與加密功能。采用VHDL語言來描述AES算法的硬件實現，對AES加密系統的整體結構和各個子模塊進行了仿真與優化。從仿真測試結果看，完全能夠滿足存儲測試系統的加密要求，達到了設計要求。
全文鏈接：http://www.jysgc.com/article/3000007861
中文引用格式： 孫汶，朱平. 基于AES算法的存儲測試系統設計[J].電子技術應用，2015，41(7)：74-76，84.
英文引用格式： Sun Wen，Zhu Ping. Design of storage testing system based on AES algorithm[J].Application of Electronic Technique，2015，41(7)：74-76，84.
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