0 引言

    隨著高速串行解串(SERDES)收發器的速率不斷提高，小型化以及高集成度的要求提高，使用三維電磁全波仿真工具對電氣互聯的信號完整性的設計變得尤為重要^[1-3]。圖1中為典型的SERDES走線。與單一傳輸線的結構不同，如圖中所示，在芯片與PCB的連接處，連接器與PCB的連接處，全波電磁仿真工具可以提供精確的模型以及場分布的計算，從而幫助通道信號完整性的設計。

    信號完整性設計分為兩個階段：布線前與完成布線后。通過三維模型仿真能力可以在布線前對比不同方案的仿真結果指導布線；在完成布線后，通過對布線的三維電磁建模，評估設計方案的性能指標。本文通過25 Gbps SERDES設計的工程實例，分析芯片與PCB的連接處的設計要點，在布線前、后的設計過程中，通過應用三維電磁仿真以及通道仿真確保滿足設計需求。

1 高速SERDES的介紹

    在典型的數據通信應用中，信號鏈路通常由數字基帶模塊、數模/模數轉換模塊以及射頻前端模塊組成。而高速串行收發模塊作為信號通路連接數字基帶與轉換器模塊^[4-6]。隨著對鏈路中數據吞吐量的需求的不斷提升，寬帶和高速數據轉換器應用，需要不斷地提升串行收發模塊的數據速率。通信應用中的典型信號鏈路如圖2所示。

    為保證數據在鏈路收發過程中的誤碼率低于或等于10^-15，電子器件工程聯合會(JEDEC)發布了JESD204標準^[7-8]。該標準被廣泛應用在無線通信、雷達系統、軟件定義無線電、便攜設備以及醫療設備中。2018年發布的C類標準（JESD204C）將鏈路的最大速率由B類標準（JESD204B）的12.5 Gbps擴展到32 Gbps。在單位時間內恒定的數據量的情況下，傳輸速率的提升意味著更少的互聯通道，從而減小了系統實現所需的空間，節約了成本，同時也便于系統的小型化設計。

    在SERDES仿真中，需要通道模型、收發端芯片模型。隨著數據速率的提升，則需要更多的參數模型，例如抖動、串擾以及電源噪聲。數據速率的提升也帶動了SERDES的發展。為了支持更高的數據速率，SERDES集成了均衡技術，例如離散時間均衡、連續時間均衡、判決反饋均衡以及不同種類的時鐘恢復電路，如圖3所示。

    在JESD204C的標準中，定義了JESD204C的面向對象模型(JCOM)作為EDA工具輔助SERDES通道的仿真。JCOM集成了均衡、時鐘恢復、抖動、串擾、電源噪聲等參數，具有精確、自定義芯片模型(Custom Device Models)、知識產權(IP)保護等特點^[9]。JCOM的仿真結果以品質因數的形式給出。

2 高速SERDES的仿真

2.1 布線前仿真

    對于球狀矩陣排列（BGA）封裝的高速SERDES的扇出，在布線之前，為了提升芯片上通道之間的隔離度，使用了新的扇出方式，需要電磁仿真驗證新的SERDES 通道布線方法。

    對于SERDES通道在PCB上的走線，有兩種可選的方式：

    (1)使用帶背鉆的過孔，從PCB的第一層到PCB的第三層，之后在PCB第三層走一小段距離之后，再使用背鉆過孔，回到PCB第一層。

    (2)使用通孔從PCB第一層到PCB的底層。

    對兩種方案進行建模分析，如圖4所示。通過對比兩種方案的的阻抗連續性圖，如圖5所示，可知方案二的阻抗連續性優于方案一的阻抗連續性，因此第二種方案是優選的。通過對比兩種方案的模型可知，背鉆（back drilling）后會留下過孔殘樁（stub），如圖6所示，從而惡化阻抗的連續性。

2.2 布線后仿真

    在完成布線后，選用了18層100 mil厚的PCB。在走線的過程中，遇到了以下的問題：

    (1)由于BGA扇出位置空間有限，使用“地-信號-信號-地”的方式的過孔從PCB的頂層到底層扇出的過程中，地過孔的相對位置必須被折彎，如圖7所示，這就需要通過仿真來確定過孔參數，從而得到差分100 Ω的過孔。

    (2)彎折的過孔會導致并排扇出的SERDES通道之間的串擾增大。

    (3)設計中的差分過孔的參數為5 mil的直徑，但加工中對于100 mil厚的PCB，至少使用6 mil的過孔。使用6 mil的過孔會導致SERDES通道走線阻抗不匹配，從而也會增大通道之間的串擾問題。

    為了評估通道的性能，使用三維全波電磁仿真工具對通道進行建模，在抽取多通道的S參數之后，使用SERDES通道仿真方法，比如JCOM仿真等方法衡量通道信號質量。

2.2.1 過孔的三維建模與仿真

    為了設計扇出位置的差分100 Ω過孔，將過孔進行三維建模，并且優化過孔參數，仿真結果如圖8所示。根據仿真結果可知，5 mil的過孔孔徑為優選值，但對于100 mil厚的PCB，最小可選孔徑為6 mil，因此6 mil孔徑為最終的設計值。然而6 mil的孔徑會帶來11.5 Ω的阻抗失配，因此需要通道仿真驗證過孔的失配SERDES性能的影響。

2.2.2 SERDES通道的建模與仿真

    為了驗證過孔的阻抗不連續以及多通道之間串擾對通道性能的影響，對SERDES通道進行建模，如圖9所示。通道由3部分組成：發射端和接收端的扇出過孔以及PCB走線。考慮到過孔孔徑的加工誤差，最終結果將包括5 mil、6 mil和7 mil的孔徑的仿真結果，如表1所示。

    在完成通道仿真后，結合SERDES芯片JCOM模型進行鏈路的仿真。發送端具有3階離散線性均衡（FFE）；接收端具有最大9 dB連續時間線性均衡(CTLE)以及3階判據反饋均衡(DFE)，仿真結果如表2所示。

    在JESD204的C類標準中，如果JCOM的仿真結果的品質因數超過2 dB，則認為通道符合設計規范的要求。根據表2中的結果可知，在7 mil孔徑及有串擾的情況下，通道品質因數為3.82 dB，高于設計規范的要求，因此可以認為通道的設計滿足在25 Gbps速率下10^-15鏈路誤碼率的要求。

3 結論

    通過25 Gbps的SERDES鏈路設計的實例，介紹了如何應用三維電磁仿真工具以及鏈路仿真工具，在SERDES通道設計的不同階段提供設計指導。

    在布線前，通過對設計方案進行三維電磁建模，選擇使用從頂層到底層的過孔作為扇出方案。在完成布線后，對通道進行三維電磁建模，找到過孔設計的最優值，但是最優值無法工程實現。采用工程可實現的優選值，又無法直接衡量其應用的風險。通過JCOM的鏈路仿真，驗證優選值可以滿足JESD204C的規范要求。

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作者信息:

劉明陽，李勇量

（安那絡器件（中國）有限公司，北京100192）