0 引言

    隨著通訊類電子系統工作頻率的不斷增加，信號完整性問題變得日益突出，而串擾是影響信號完整性的重要問題之一，任何一對網絡之間都存在串擾，串擾超過一定的界限可能引起電路的誤觸發，導致系統無法正常工作。

    埋入式基板技術使電子產品系統具有更高的集成度、靈活性和適應性^[1]，目前，隨著信號頻率變高，電路板的尺寸變小，埋入式基板中布線密度加大等因素的影響，串擾問題也越來越不容忽視。

    針對傳統PCB板中傳輸線間的信號完整性研究，國內外已有較多文獻進行相關報道。在國內，陳建華等人^[2]分析了PCB（Printed Circuit Board）內兩地層之間的帶狀線的參數對相鄰相同參數的帶狀線近端耦合噪聲和遠端耦合噪聲的影響；朱興華等人^[3]研究了傳輸線結構對信號完整性的影響；楊潔等人^[4]在多層微波電路中，使用電磁仿真軟件HFSS 對過孔進行電磁特性分析，得出過孔散射參數(S參數)；在國外，Dries Vande Ginste等人^[5]研究了單條埋入式微帶線和一對耦合的埋入式微帶線的形狀參數變化對信號完整性的影響；Yan Dong等人^[6]研究了T形微帶線之間的串擾；Hyun Ho Park^[7]等人利用傅立葉變換法和匹配模型技術對微帶線的傳輸性能和反射做了研究；Monica Zolog等人^[8]研究了微帶線的幾何參數變化對信號完整性的影響；韓德強等人研究了如何利用HyperLynx仿真工具保證板級電路設計的信號質量^[9]。上述學者的研究成果一方面表明針對PCB中傳輸線串擾問題研究的必要性，另一方面也表明針對埋入式基板中傳輸線間的串擾問題研究較少，尚無針對埋入式基板內相關參數對串擾影響的研究成果。對此，文中在Cadence仿真平臺上建立埋入式基板內傳輸線串擾仿真分析模型，研究包括埋入式基板中布線的寬度和厚度、傳輸線間的耦合間距和耦合長度以及基板的介電常數在內的結構參數變化對傳輸線間串擾的影響，找出影響規律并提出抗串擾措施，以達到為進一步提高埋入式基板內傳輸線抗串擾性能提供理論指導的目的。

1 埋入式基板中傳輸線仿真模型

1.1 仿真模型

    文中串擾仿真在Cadence Allegro 16.6的Sig Xplorer模塊下進行，仿真模型如圖1所示。攻擊網絡和受害網絡的傳輸線均為帶狀線，在仿真過程中，兩網絡的傳輸線的參數完全相同。

    兩傳輸線的橫截面參數如圖2所示，用T表示傳輸線厚度，W表示傳輸線寬度，S表示耦合間距，D表示基板的介電常數，傳輸線耦合長度記為L(未在圖2中標出)，上述5個仿真參數在仿真過程中可以根據仿真需要進行修改。

1.2 仿真參數設置

    仿真中設置單層埋入式基板厚度是1 mm，攻擊網絡信號是占空比為1的50 MHz方波，驅動電壓為5 V，輸入輸出端口模型是標準IBIS輸入輸出端口。

1.3 仿真結果描述

    參考高速PCB中傳輸線串擾的分析方法^[10]，仿真結果用被攻擊網絡的串擾噪聲波形進行描述。為比較不同參數對串擾的影響，將不同參數下的串擾波形繪制在同一坐標系下。同時，選取串擾波形中絕對值最大的串擾幅值（串擾峰值）作為量化標準。

2 埋入式基板中傳輸線的串擾分析

2.1 基板中傳輸線耦合間距對串擾影響

    設置埋入式基板層間厚度為1 mm，W=4 mil，T=18 μm，D=4.5，L=5 mm，設置耦合間距分別為0.5 mm，1 mm，1.5 mm和2 mm，進行仿真，遠端串擾仿真波形如圖3和圖4所示。測量仿真過程中的最大串擾值進行記錄，如表1所示。

    從圖3和圖4可以看出，隨著傳輸線耦合間距從0.5 mm增加到2 mm，近端串擾和遠端串擾都呈減小趨勢，且變化明顯，而表1的串擾峰值也反映了同一變化趨勢。因此，在埋入式基板的布線過程中，應合理控制傳輸線間距。

    從圖3和圖4中還可以發現，近端串擾和遠端串擾的波形變化與峰值變化趨勢一致，因此在后續仿真中僅列出串擾峰值進行量化比較。

2.2 基板中傳輸線寬度對串擾影響

    設置埋入式基板層間厚度為1 mm，T=18 μm，S=1 mm，D=4.5，L=5 mm，參考現行PCB設計標準，設置傳輸線寬度分別為4 mil，8 mil，10 mil，15 mil，仿真結果如表2所示。

    從表2記錄的串擾峰值可以看出，隨著傳輸線寬度從4 mil增加到15 mil，近端串擾和遠端串擾都逐漸減弱，近端串擾最大值由42.9 mV減小至32 mV，遠端串擾最大值由36.8 mV減小至16.5 mV。因此，在進行埋入式基板傳輸線的設計過程中，要減少串擾，在條件允許的條件下，傳輸線的寬度應盡量寬些。

2.3 基板中傳輸線厚度對串擾影響

    設置埋入式基板層間厚度為1 mm，W=4 mil，S=1 mm，D=4.5，L=5 mm，設置傳輸線厚度分別為18 μm，25 μm，35 μm，70 μm進行仿真，結果如表3所示。

    表3記錄的串擾峰值數據表明，傳輸線厚度增加，遠端串擾峰值從42.9 mV增至51.96 mV，近端串擾峰值變化不明顯，變化范圍僅為35±2 mV。因此，埋入式基板設計中，進行傳輸線的設置時，為降低遠端串擾，應盡量減小傳輸線厚度。

2.4 基板中傳輸線耦合長度對串擾影響

    設置埋入式基板層間厚度為1 mm，W=4 mil，S=1 mm，D=4.5，T=18 μm，設置傳輸線耦合長度分別為5 mm，6 mm，7 mm，8 mm進行仿真，仿真結果如表4所示。

    由表4可以看出，隨著傳輸線耦合長度從5 mm增加到8 mm，近端串擾和遠端串擾都呈增加趨勢。由此可見，在不考慮其他因素的影響下，傳輸線耦合長度增加，傳輸線間的串擾影響會變大。因此，在埋入式基板的布線過程中，應盡量減少兩傳輸線間的耦合長度。

2.5 基板介電常數對串擾影響

    設置埋入式基板層間厚度為1 mm， W=4 mil，S=1 mm，T=18 μm，L=5 mm，設置基板的介電常數分別為4.3，4.4，4.5，4.6，仿真結果如表5所示。

    由表5可知，基板介電常數增加，近端串擾和遠端串擾都有增加的趨勢，但增加不明顯。因此，在進行埋入式基板的材料選擇時，在條件允許的情況下，盡量選擇介電常數小的基板。

    通過對比表1到表5的近端串擾峰值和遠端串擾峰值發現，無論在哪一種情況下，遠端串擾峰值均大于近端串擾峰值，所以在進行埋入式基板的設計過程中應重點考慮控制遠端串擾。

3 基于正交試驗設計的綜合分析

3.1 埋入式基板中各參數組合的正交試驗設計

    正交設計是多因子試驗中最重要的一種設計方法。它是根據因子設計的分式原理，采用由組合理論推導而成的正交表來安排設計實驗，并對結果進行統計分析的多因子試驗方法^[11]。為了綜合分析各因素對傳輸線間串擾的影響，并考慮到PCB的設計規范，根據上一節的單因素分析，設計了五因素四水平L16(45)的正交試驗，如表6所示。

    由表7可知，共有16種不同參數水平組合，根據這16種參數組合進行仿真，仿真結果用遠端串擾峰值表示，如表7最后一列所示。

3.2 埋入式基板中傳輸線串擾的極差分析

    極差分析方法，就是利用數理統計的方法計算出正交表中每列的極差R值，從而可以得到影響因素的主次順序。某個因素的極差定義為該因素的最大水平與最小水平之差，極差大表明該因素影響大，是主要因素；極差小說明該因素的影響小，為次要因素^[12]。極差分析結果如表8所示。

    由表8極差的分析結果可知極差的大小順序為S>L>D>W>T，即影響埋入式基板中傳輸線間串擾因素的大小排序為：傳輸線耦合間距影響最大，其次是傳輸線間耦合長度，再次是基板介電常數，最后是傳輸線寬度和傳輸線厚度。由此分析結果可以得出，埋入式基板中的傳輸線耦合間距和耦合長度對串擾影響較大，因此在進行基于埋入式基板的電路設計時，為保證信號的傳輸性能，減小串擾，要合理設置兩傳輸線間距，控制兩傳輸線的耦合長度。

3.3 最優組合驗證

    由表8極差分析結果可知，本次設計中的最優參數水平組合是W4T4S4L1D1，即傳輸線寬度15 mil，傳輸線厚度70 μm，傳輸線間耦合間距2 mm，耦合長度5 mm，介電常數4.3，采用這些最優組合參數，建立相應的仿真分析模型，對最優參數水平組合進行仿真。在最優參數組合下，近端串擾和遠端串擾的峰值絕對值均小于10 mV，近端串擾的峰值為3.68 mV，遠端串擾峰值為7.03 mV，將該水平下的遠端串擾峰值與表7的實驗結果比較發現，最優參數組合下的遠端串擾峰值最小，由此也進一步驗證了正交實驗結果的正確性。

4 結論

    通過以上分析可知，在埋入式基板中，傳輸線間的串擾會受到傳輸線耦合長度、耦合間距、傳輸線的寬度和厚度以及基板的介電常數所影響，具體結論如下：

    (1)在其他條件不變，只改變某一因素的情況下，傳輸線間的串擾會隨著傳輸線寬度的增加而減小；隨著傳輸線厚度的增加，近端串擾最大值增大，而遠端串擾影響不大；傳輸線間串擾隨傳輸線耦合間距的增加而減小、隨傳輸線耦合距離的增加而增加；隨著基板介電常數的增大，最大串擾值略有增加。

    (2)極差的分析結果表明：傳輸線間的耦合間距對埋入式基板中傳輸線間串擾影響最大，其次是傳輸線耦合長度，再次是基板介電常數，最后是傳輸線寬度和傳輸線厚度；串擾最小的參數組合是W4T4S4L1D1，即傳輸線寬度15 mil，傳輸線厚度70 μm，傳輸線間耦合間距2 mm，耦合長度5 mm，介電常數4.3。

參考文獻

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