文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.2017.06.012
中文引用格式： 劉安，禹衛東，馬小兵，等. 基于FPGA的高速串行數據收發接口設計[J].電子技術應用，2017，43(6)：48-51.
英文引用格式： Liu An，Yu Weidong，Ma Xiaobing，et al. Design of high-speed serial data transceiver interface based on FPGA[J].Application of Electronic Technique，2017，43(6)：48-51.
0 引言
數據轉換器包括模數轉換(Analog-to-Digital Converter，ADC)和數模轉換(Digital-to-Analog Converter，DAC)，是集成電路中的重要組成部分。在數字信號處理技術發展的過程中，普通的數據轉換器已難以滿足用戶對數據傳輸速率和轉換速率的需求，這促使了高速ADC/DAC及其相關技術的快速發展。
傳統的采樣數據多使用并行傳輸方式，該方式不僅使信號容易受到同步難、線間串擾大等問題的影響，還帶來PCB布局布線復雜、板層多、成本高等諸多弊端。本文就該問題研究了高速串行數據傳輸協議——JESD204B，并基于該協議設計了一種高速數據轉換器與FPGA之間的數據傳輸接口。最終通過以Xilinx Vertex-7系列FPGA為邏輯控制單元搭建電路進行實驗測試，驗證了設計的正確性和可行性。
1 JESD204B協議的優勢
互補金屬氧化物半導體（Complementary Metal Oxide Semiconductor，CMOS）和低電壓差分信號（Low-Voltage Differential Signaling，LVDS）是數據轉換器與FPGA間常用的兩種接口電平標準。其中CMOS的瞬態電流會隨著數據轉換率的提高而增大；LVDS的電流和功耗雖然較為平穩，但接口可支持的最高速率受到限制(僅1～2 Gb/s)[1]。因此這兩種接口標準已不再能滿足用戶對轉換器在轉換速率、分辨率和更低功耗等方面的需求。
JESD204B作為高速串行協議提供了一種高性能低功耗的接口解決方案，它的主要優勢在于：簡化了系統設計，使得PCB布局布線更輕松；減少了芯片引腳數量，從原來的多引腳低速并行接口升級到少引腳高速度串行接口；降低了總體成本，能夠實現更小的IC封裝和電路板設計，從而降低成本。基于這些優勢，JESD204B特別適合一些高速應用，如4G、LTE、醫學影像處理、雷達通訊等。
目前，主流的半導體廠商都推出了支持該協議的高速數據轉換器，因此針對高速數據串行傳輸的接口設計是非常必要的。由于FPGA具有硬件可編程性、運行速度快、性能穩定等優勢，且擁有多個Bank 的高速收發器能夠支持JESD204B協議，故在應用中多使用FPGA作為邏輯器件與ADC/DAC配合使用，方案架構如圖1[2]。
2 JESD204B協議接口結構
JESD204B協議主要由4個部分組成，分別是物理層、鏈路層、傳輸層和應用層[3]，如圖2。
其中物理層用來實現高速串行數據的發送與接收、串行與并行之間的形式轉換，即以比特流的形式來傳輸數據。本設計中使用FPGA的transceiver模塊來完成物理層的功能。
鏈路層主要負責對采樣數據進行8b/10b解碼、編碼以及后續鏈路操作。其中，發送端數據鏈路層負責完成同步字符/K/=/K28.5/的產生與編碼、多幀同步、鏈路對齊、鏈路同步等操作[2]；接收端數據鏈路層負責完成向發射端請求同步信號、/K/=/K28.5/字符的檢測與還原。
傳輸層主要完成對發送和接收數據的格式進行相關操作。發送端傳輸層負責根據用戶對數據格式的配置對數據重新打包，包括對采樣數據添加尾碼以及控制位等；而對于接收端傳輸層而言，是根據用戶對數據格式的配置來剝離尾碼及控制位，恢復出原始數據并送至總線。
3 高速串行數據傳輸接口設計與實現
3.1 總體設計方案
選用Xilinx公司V7系列FPGA-XC7VX690T作為設計的邏輯控制單元，其內部集成了80組高速收發器GTH，所支持的最高線上速率為13.1 Gb/s，而JESD204B協議的傳輸速率上限為12.5 Gb/s，因此滿足設計要求。
為了確定時鐘配置，首先要計算線上速率。設采樣率為600 MS/s，每個采樣數據的精度為16位，那么計算得到線上速率為(600 M×16) b/s，又因為在傳輸的過程中經過8 b/10 b編碼，因此總的線上速率為(600 M×16) b/s/8×10=12 Gb/s，逼近了協議所能支持的最大速率。為了兼顧采樣率與線上速率，將采樣數據拆分為高8位與低8位，分別通過兩個通道進行傳輸。此時單通道上的速率降為6 Gb/s，接近協議傳輸速率上限的一半且保證了采樣率。進而依據core clk=line rate/40的關系計算出本地時鐘為150 MHz。為了保證時鐘信號的質量，選擇由外部信號源提供600 MHz時鐘信號，再由時鐘芯片進行4分頻產生差分時鐘信號輸入FPGA。最后進行鏈路參數設計，主要涉及到以下幾個重要參數：
L：鏈路中通道的個數
F：每幀中的字節個數
S：每個數據轉換器每幀轉換的樣本個數
K：每多幀中的幀數
M：每個器件中數據轉換器的數量
因此根據之前討論的采樣率與時鐘頻率問題，將鏈路參數配置如表1所示。
數據傳輸方案使用高密度形式，即選擇兩個通道分別傳送采樣數據的高8位與低8位。因為每個通道緩存數據位寬為32位，故兩個通道在150 MHz本地時鐘下，每個周期能夠傳輸4個采樣點的信息，滿足600 MS/s的采樣率。
3.2 傳輸數據同步機制
在數據傳輸過程中，無論是在發射端與接收端之間，還是兩個通道之間都需要做到嚴格的同步才能夠保證采樣數據的正確傳輸與恢復。在JESD204B協議中，通過在不同階段定義不同的數據幀結構來完成同步操作。在數據鏈路層，主要使用8 b/10 b編碼規范定義的特殊字符-K碼來完成鏈路同步以及構成數據幀[2]。在進入用戶數據傳輸狀態前，鏈路需經過代碼組同步、初始化幀同步，過程如圖3。
主要步驟包括：
(1)接收端向發送端發送同步請求信號，即拉低SYNC信號；
(2)發送端接收到同步請求信號后，開始向接收端連續發送/K28.5/字符；
(3)接收端接收到至少連續4個/K28.5/字符后，取消同步請求(拉高SYNC信號)，標志著代碼組同步的完成，然后在下一個本地幀時鐘的上升沿進入信道初始化幀同步階段[3]。
代碼組、初始化幀結構及同步過程時序如圖4。
其中， /K/字符用于首先進行的代碼組同步；/R/字符標志著初始化多幀的開始；/A/字符標志著初始化多幀的結束；/Q/字符用于指示接收端，用戶所配置的信息即將開始[4]。可見，通過8 b/10 b編碼結合控制字不僅可以使鏈路得到正確的同步以便對齊，同時也為監控鏈路、檢查錯誤提供了一種方法。各字符定義如下：
/K/=/K28.5/；
/R/=/K28.0/；
/A/=/K28.3/；
/Q/=/K28.4/；
3.3 數據傳輸方案
正如3.2節中討論那樣，既要兼顧采樣率又要考慮串行線上最大速率，因此采用如圖5所示的高密度傳輸方案：在發射端使用兩個通道分別傳送采樣點的高、低8位。
4 實驗測試結果分析
4.1 設計框架圖
實驗采用FPGA自收發環路來驗證所設計數據傳輸接口的邏輯功能，即在發送端與接收端分別使用兩對差分的GTH高速串行收發器，信號從發送端輸出后經隔直電容再輸入至接收端，線上傳輸速率為6 Gb/s，本地時鐘與高速串行收發器的參考時鐘均為150 MHz。設計電路單板層數為8層，設計框架如圖6。
4.2 測試結果
首先需要通過AXI-LITE接口分別對收發接口進行鏈路參數的配置，包括數據打包格式、鏈路選擇、同步方式等，以保證數據傳輸鏈路的正確建立，其時序如圖7。
為了驗證傳輸數據的正確性與同步性，實驗選擇遞增碼作為測試碼以便發現錯誤，假設一個采樣點的位寬為16位，測試碼見表2。
由于使用兩個lane分別傳輸采樣數據的高8位和低8位，而每個lane為32 bit位寬，因此在接收端得到的數據是64位。這64位數據中包含了4個樣本點的信息。故將在FPGA接收端觀察到的數據拆分成了4路，得到的是4路鋸齒波，測試結果如圖8和圖9。
通過圖8可以看出在接收端可以準確地恢復出發送的數據，無錯碼、亂碼存在，證明了發射與接收的正確性。同時通過圖9可以看出波形是相位對齊的，說明兩個lane之間是同步的。
5 結束語
高速串行傳輸是今后高性能ADC和DAC的發展趨勢。本文通過分析串行協議JESD204B，設計了一種高速數據自收發接口，并基于Xilinx Vertex-7 FPGA 搭建實驗電路，實現了數據的高速串行收發，驗證了設計的正確性與有效性。本設計中的發射接口可以配合DAC使用，接收接口可以配合ADC使用，具有一定的工程應用價值。
參考文獻
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[11] 何賓.Xilinx FPGA設計權威指南Vivado集成設計環境[M].北京：清華大學出版社，2014.
作者信息：
劉 安1，2，禹衛東1，馬小兵1，呂志鵬1，2
（1.中國科學院電子學研究所，北京100190；2.中國科學院大學 電子電氣與通信工程學院，北京100039）