張麗，徐妍，馬麗珍

　　（中興通訊股份有限公司 上海研發中心，上海 201203）

       摘要：在微波通信系統中，受天氣情況的影響，發送端的時鐘頻率可能隨時變化。在接收端如何進行時鐘恢復是微波通信的難點。本文給出了一種基于FPGA的微波無線口時鐘恢復的設計。該設計使用FPGA內的PLL和FIFO，實時調整時鐘頻率，保證接收端恢復時鐘的頻率與發送端無線口的發射時鐘信號頻率一致，且減少了PLL個數，避免了PLL失鎖及其引發的復位重新鎖定過程。

　　關鍵詞：微波通信；時鐘恢復；FPGA；PLL

0引言

　　微波通信是一種重要的電磁波通信手段，廣泛應用于地球與空間站之間、城市兩個建筑物之間以及很大的無法實際布設電纜的開闊區域［1］。但是微波通信極易受天氣影響，如風沙、雨霧等。微波通信系統需要在不同的天氣情況下選擇不同的工作帶寬和時鐘頻率，以確保傳輸質量。對于這種時鐘頻率可能隨時變化的通信系統，如何保證發送端和接收端時鐘信號一致、穩定可靠，顯得尤為重要。本文在介紹傳統的微波時鐘恢復方法的基礎上，給出了一種基于FPGA的微波無線口時鐘恢復的設計并對設計的邏輯控制過程進行了詳細說明。

1現有的時鐘恢復設計

　　微波通信系統在不同的環境條件下工作在不同的帶寬和時鐘頻率，如時鐘頻率為7 MHz、14 MHz、28 MHz、49 MHz 等。現有的微波時鐘恢復方法如圖1所示。該設計中包含時鐘提取模塊、分頻模塊、PLL倍頻模塊、小數分頻模塊、時鐘選擇模塊、時鐘鑒相模塊、時鐘調整模塊和監控模塊。假設有N種不同的時鐘頻率，在每種時鐘頻率下，時鐘提取模塊從空中接收的數據信號幀中提取出的無線口時鐘信號通常是不均勻的，會存在一定的脈沖缺失［2］，然后N個時鐘分頻模塊將其對應的不均勻的時鐘信號分頻，將不均勻程度弱化。N個時鐘分頻模塊的分頻系數可以不同。PLL 倍頻模塊將分頻模塊弱化不均勻程度后得到的時鐘信號倍頻，倍頻系數也可以不同，接下來小數分頻模塊要根據實際應用環境，利用SigmaDelta 算法實現小數分頻［3］，將倍頻后的時鐘信號分頻到一個統一的頻率，如50 Hz。時鐘選擇模塊從多路時鐘信號中選擇一路，如當前系統的時鐘頻率為7 MHz，則選擇7 MHz 時鐘對應分頻得到的50 Hz信號輸出到時鐘鑒相模塊，時鐘鑒相模塊將50 Hz信號作為參考時鐘，與微波通信系統接收端產生的標準時鐘分頻得到的50 Hz信號比較，得到鑒相值，用鑒相值控制時鐘調整模塊對接收端產生的標準時鐘進行調整，使其跟蹤上接收的無線口時鐘信號，即發送端的時鐘。監控模塊實時檢測PLL倍頻模塊輸出的時鐘，一旦發現PLL 異常無時鐘送出時，就復位PLL。

　　現有的時鐘恢復設計通過PLL直接分頻和倍頻的操作，把不均勻的時鐘信號整合成相對均勻的時鐘。雖然不均勻的脈沖送入FPGA內部的PLL之后，可能會導致PLL失鎖，但是只要不會導致PLL異常，從而出現無法恢復的情況，就能保證恢復出來的時鐘信號質量。同時系統還需要一個監控機制，實時檢測PLL發送出來的時鐘，一旦發現PLL異常，無時鐘送出時，就需要復位PLL，PLL從復位圖1現有的時鐘恢復設計到正常工作一般需要5 ms，這5 ms會導致軟件得到的鑒相值跳變，軟件也需要做相應的濾波機制。　

2基于FPGA的時鐘恢復設計

　　2.1設計組成及功能

　　本時鐘恢復設計主要由時鐘提取模塊、晶振、PLL合成模塊、FPGA和時鐘調整模塊等構成，如圖2所示。時鐘提取模塊從空中接收的數據信號幀中提取出無線口時鐘信號；自由震蕩的晶振輸出10 MHz時鐘；PLL合成模塊根據接收到的無線口帶寬模式，輸出標準時鐘信號；FPGA完成時鐘恢復，并把恢復后的時鐘分頻到50 Hz，與本地VCXO分頻得到的50 Hz信號進行鑒相，輸出的鑒相值控制時鐘調整模塊，最終使本地時鐘跟蹤上接收的無線口時鐘信號。

　　2.2FPGA控制

　　FPGA主要由FIFO模塊、控制模塊、可調相位PLL模塊、分頻模塊和鑒相模塊組成，如圖3所示。其中，FIFO1的空/滿決定了可調相位PLL的相位調整方向；FIFO2的空/滿決定了可調相位PLL的相位調整時機；控制模塊根據兩個FIFO的空/滿以及水位信息輸出調整信息給可調相位PLL；可調相位PLL的輸出即是與無線口時鐘頻率一致的恢復時鐘；分頻模塊將恢復時鐘分頻到50 Hz。

　　這里FPGA選用ALTERA stratix IV 芯片，此系列芯片的可調相位PLL具有動態相移功能［4］，使單個PLL輸出的輸出相位能夠相對于參考時鐘動態地被調整。每次相位調整只偏移VCO頻率的1/8，并且輸出時鐘在該相位重配置過程中是有效的。PLL的控制端口：PHASESTEP為高電平時使能動態相移；

　　SCANCLK是與PHASESTEP相結合使用的內核自由時鐘，最大100 MHz；PHASEUPDOWN選擇動態相移方向，1為UP,0為DOWN，且在SCANCLK上升沿寄存在PLL中。 PLL的輸出端口：PHASEDONE從低變高時表示相位調整完成，可以啟動下一次動態相移；c0/c1為輸出時鐘端口。在相位可調PLL IPCORE生成過程中需要配置PLL具有動態相位配置功能，且c0端口為輸入標準時鐘信號的1倍頻，而c1端口設置的輸出頻率要與c0端口一致，如圖4所示。

　　2.3時鐘恢復調整過程

　　可調相位PLL剛上電時，其輸出就是輸入標準時鐘信號，也就是將標準時鐘信號直接輸出到FIFO1的寫時鐘端口WR_CLK和FIFO2的讀時鐘端口RD_CLK，時鐘提取模塊輸出的無線口時鐘信號則同時輸入到FIFO1的讀時圖4PLL 配置參數

　　鐘端口RD_CLK 以及FIFO2的寫時鐘端口WR_CLK。

　　假設此時FIFO1中保存的數據個數為n1，FIFO1的存儲深度為m，即0＜n1＜m。FIFO1在標準時鐘信號上升沿的控制下進行數據寫操作，同時在無線口時鐘信號上升沿的控制下進行數據讀操作，如果標準時鐘信號比無線口時鐘信號頻率低，則經過一段時間后，FIFO1中存儲的數圖5恢復時鐘示意圖

　　據個數會變少，甚至為0（即空）；如果標準時鐘信號比無線口時鐘信號頻率高，則經過一段時間后，FIFO1中存儲的數據個數會變多，甚至為m（即滿）。而FIFO1通過wrusedw［5］端口實時將其中保存的數據個數上報給相位調整控制模塊，上報的數據個數就能夠反映無線口時鐘信號與標準時鐘信號的頻率（相位）差異信息。相位調整控制模塊在收到FIFO1上報的數據個數變少時，據此判斷出標準時鐘信號比無線口時鐘信號頻率低，則需提高恢復時鐘信號的頻率；相位調整控制模塊在收到FIFO1上報的數據個數變多時，據此判斷出標準時鐘信號比無線口時鐘信號頻率高，則需降低恢復時鐘信號的頻率，即確定了對恢復時鐘信號的頻率調整方向。

　　假設FIFO2中保存的數據個數為n2(n2＜m)，FIFO2在恢復時鐘信號上升沿的控制下進行數據讀操作，同時在無線口時鐘信號上升沿的控制下進行寫操作，FIFO2通過wrusedw端口實時將其中保存的數據個數上報給相位調整控制模塊。當出現無線口時鐘信號與恢復時鐘信號的頻率不同時，FIFO2上報的數據個數就會發生變化，此時需要調節。只要相位調整控制模塊收到FIFO2上報的數據個數不是n2，即發生了變化，相位調整控制模塊就會根據由FIFO1確定的頻率調整方向對恢復時鐘信號的周期、占空比等進行調整，使恢復時鐘信號與無線口時鐘信號頻率一致。

　　例如：圖5中，當無線口時鐘信號出現脈沖連續空缺時，需降低恢復時鐘信號的頻率，假設恢復時鐘信號原來的周期T＝10 ns，一個周期內高脈沖持續5 ns，低脈沖持續5 ns，則每次調整時鐘頻率的1/8，直到FIFO2上報的數據個數不發生變化，則停止對恢復時鐘信號的調節。恢復時鐘信號在經過上述調節后會逐漸趨近于無線口時鐘信號，如圖5所示，雖然某些經過調整的周期長度與其他周期不同，但是能夠保證在比較長的一段時間內，恢復時鐘信號與無線口時鐘信號的脈沖個數相同，即這兩個信號的頻率相同。實際中，該時間的具體數值與FIFO1、FIFO2的存儲容量大小有關。此外，需要說明的是，標準時鐘信號與無線口時鐘信號輸入FIFO1的讀、寫時鐘端口可以交換，恢復時鐘信號與無線口時鐘信號輸入FIFO2的讀、寫時鐘端口也可以交換。

3結論

　　本文給出了一種基于FPGA的微波無線口時鐘恢復的設計。該設計使用FPGA內的PLL和FIFO，實時調整時鐘頻率，減少了PLL個數，避免了PLL失鎖及其引發的復位重新鎖定過程，提高了微波通信系統的穩定性，降低了系統成本和復雜度。

　　參考文獻

　　［1］ 李兵．微波通信技術的發展與展望［J］.電力系統通信，2011, 32(12):4043.

　　［2］ Provigent Ltd. PVG610 Data Sheet PVG610_DSH_002_I ［Z］.2009.

　　［3］ 李慧．基于VHDL的小數分頻器設計［J］.微計算機信息，2010, 26(10):192193.

　　［4］ Altera Corporation. Stratix IV Device Handbook Volume 1 ［Z］. 2015.

　　［5］ Altera Corporation. SCFIFO and DCFIFO IP Cores User Guide ［Z］. 2014.