摘 要： 借助頻域傅里葉分析的方法，對傳統PMOS結構LDO系統的穩定性進行了仿真建模方法研究，闡述了引起環路不穩定的因素及其影響機制。結合一例LDO自激振蕩故障的分析，指出故障發生的原因和相應的處理措施。
0 引言
低壓差線性穩壓器（Low-Dropout Linear Regulator，LDO）因其具有穩定性高、噪聲低、功耗低、抗干擾能力強、響應快速等優點被廣泛應用于計算機、網絡設備、無線通信設備及芯片內部供電。因此LDO在一定程度上帶動了很多產業的發展，具有相當廣闊的發展前景。
環路穩定性作為重要指標，直接影響LDO在實際使用中能否正常工作。本文以PMOS結構LDO為例，進行小信號建模及瞬態響應分析，并以此為基礎研究一例LDO輸出電壓自激振蕩的故障，得出環路不穩定因素及其影響機制，給出解決的方法。
1 問題背景
某超高頻RFID閱讀器射頻板，工作在UHF頻段（840 MHz~845 MHz，920 MHz~925 MHz），基帶信號接收頻段為40 kHz~640 kHz，系統的低頻噪聲直接影響接收靈敏度指標。單板選用的低壓差線性電壓調整器是一款商用LDO，該LDO具有超低噪聲（48 μVRMS）和高PSRR值（在10 kHz為49 dB），因此被用于大負載電流的電壓調整，為前接收鏈路供電。
單板調試過程中，發現LDO輸出電壓紋波異常（5.4 V~5 V的電平轉換），Vpp達到1.6 V，判斷LDO處于正反饋自激振蕩狀態，測試結果如圖1所示。
LDO電路原理圖如圖2。其中C118和C16是輸入端的去耦電容，C14和C117是輸出端的去耦電容，R61和R34是反饋取樣電阻，C106是反饋補償電容，C15是NR|FB管腳的去耦電容。
2 小信號建模及瞬態響應分析
通過查看器件手冊[1]，LDO工作在輸出電壓可調模式。 LDO原理框圖如圖3所示。當輸出電壓可調時，C15是反饋端的旁路電容。新引入的旁路電容與電阻R61形成一個RC濾波，造成反饋取樣信號的延時，反饋端無法及時反映輸出電平的情況，容易造成環路不穩定。從環路穩定性原理也可以得出，當LDO穩定工作時，旁路電容C15的引入會使C106產生的補償極點頻率減小，環路帶寬減小，當新補償極點的頻率小于單位增益點時，其產生的負相移會大大增加，系統開環函數的相位裕度減小，容易造成環路不穩定，形成正反饋振蕩。
下面將建立LDO的AC小信號模型[2]，通過環路穩定性理論來分析故障的原因。
所用LDO是PMOS結構的LDO，如果不考慮過流、過溫保護的情況，芯片正常工作時的等效模型如圖4所示。LDO線性調整器可以分為4個基本的功能模塊：調整管（Pass Element）、電壓基準（Voltage Reference）、誤差放大器（Error Amplifier）和電阻反饋網絡（Feedback Network，包含電阻R1和R2）。誤差放大器的小信號模型是跨導ga，電容Cpar和電阻Rpar是它的寄生輸出阻抗，同時也是調整管的柵極輸入阻抗。串聯調整管（PMOS晶體三極管）的小信號模型是跨導gp。LDO的輸出電容Co，它的等效串聯電阻是RESR，Cb是后級各電壓輸入器件的高頻去耦電容，Cb<<Co。
MOSFET共有G、D、S 3個腳，通過G、S間加控制信號可以改變D、S間的導通和截止。PMOS源漏區的摻雜類型是P型，所以PMOS的工作條件是在柵上相對于源極施加負電壓，形成從源到漏的源漏電流，|Vgs|=Vsg的值越大，溝道的導通電阻越小，電流的數值越大。在LDO降壓轉換器中，PMOS調整管作為電壓控制電流源（VCCS），電流I=|Vgs|*gp，其中gp是跨導，它提供穩定輸出電壓VO所需的負載電流IL。輸出電壓VO由R1和R2分壓得到的反饋信號作為誤差放大器（EA）的輸入，與基準源Vref進行比較放大Verr=ga*（Vfb-Vref），EA輸出調整PMOS管的柵極電壓，驅動PMOS管輸出穩定電流，從而得到穩定輸出電壓VO。由此可見，LDO的穩定性即是輸出電壓的穩定性，它是由負反饋網絡決定的。環路的負反饋特性要求EA的兩個輸入電壓相等，即把反饋信號固定在一個參考電平上，因此得到VO=Vref（1+R1/R2）。
模型中幾個變量的常用取值[3]為：
?。?）典型的誤差放大器的直流增益為25 dB~45 dB。
?。?）寄生電容Cpar一般取值為100 pF~300 pF。
?。?）寄生電阻Rpar大約為300 kΩ。
由LDO的小信號等效模型，得到輸出阻抗為：
其中，Rds‖（R1+R2）≈Rds，Co>>Cb，Rds>>RESR。
前向通道傳遞函數為：
其中，Afw指前向通道增益，即PMOS管的增益，設置Afw=Gpmos=8=18.1 dB（20log）。
反饋通道傳遞函數為：
其中，Afb指反饋通道增益，包括反饋分壓網絡的增益和誤差放大器的增益：
開環傳遞函數為：
G（s）=GfGp
化簡G（s）可找出環路中的零點（Zero）和極點（Pole），主極點為：
其中，
λ為PMOS管的溝道調制因子。主極點Po由輸出電容Co和負載電阻RL構成，因此又被稱為負載極點。可以看出，Po與負載電流有關，當負載電流減小時，Po極點出現在低頻，會減小相位裕度。
次極點
，由旁路電容Cb和Co的等效串聯電阻RESR構成。
Pb與等效串聯電阻RESR有關，當RESR很大時，Pb極點出現在低頻，同樣會減小相位裕度。
還有一個極點
，由Cpar和Rpar構成，它處于LDO的內部。
零點
，由Co和其等效串聯電阻RESR構成。選擇具有合適ESR值的輸出電容可以產生零點，增加相位裕度，以穩定LDO系統。
通常系統中存在3個極點（Po，Pa，Pb）和一個零點（ZESR），可以近似比較出4個零極點的大小：po<pa<ZESR<pb。
LDO所有輸出電容相并聯，總的ESR要滿足的范圍主要取決于大電容的小ESR值。通常認為，電容所含的寄生單元會降低其電性能，ESR是最重要的寄生單元之一。如果在設計時電容選擇不恰當，將導致穩定性故障，并影響輸出的時域瞬態響應[4]。圖5為典型LDO的頻率響應曲線。大多數LDO都要求其輸出電容的ESR滿足特定范圍，以保證環路的穩定性，并根據ESR的穩定區間選取合適的電容類型：固體坦電解/鋁電解/多層陶瓷電容。
圖6為LDO當輸出電容為10 F時，不同負載電流所對應的ESR穩定范圍曲線，作為電容選擇時的參考，即規定了特定負載電流和特定輸出容值條件下，其等效串聯電阻RESR在工作溫度范圍內的阻值上限，超過上限會引起環路不穩定。
從圖6可以看出，隨著負載電流的增大，ESR的取值上限在降低，這是因為隨著Iout增大，主極點Po頻率升高，主極點產生的負相移減小，因此零點（反比ESR）可以減少正相移的補償，ZESR頻率升高則ESR的取值上限可以相應減小。
環路的穩定性補償除了使用輸出電容的等效串聯電阻RESR來獲取有效的正相移之外，在大多數輸出可調LDO穩壓器中，都通過在取樣電阻R1上并聯補償電容CFF來獲得正相移[5]。
如圖7所示，反饋網絡由R1、R2和CFF組成，反饋網絡的傳輸函數為：
R1、R2和CFF形成一個極點/零點對，這里零點的頻率總比極點的頻率低，零極點頻率由如下公式給出：
FZERO=1/（2×π×CFF×R1）
FPOLE=1/（2×π×CFF×（R1//R2））
如圖8所示，與原理圖對應，反饋網絡由R1、R2和CF1、CF2組成，電容電阻反饋網絡的傳輸函數為：
R1、R2和CF1、CF2形成一個新的零/極點對，零極點頻率由以下公式給出：
FZERO=1/（2×π×CF1×R1）
FPOLE=1/（2×π×（CF1+CF2）×（R1//R2））
相比于反饋網絡A產生的零極點對，反饋網絡B產生的零點頻率不變，極點頻率減小，這就增加了系統的負相移，使單位增益點（0 dB）頻率對應的相位裕度減小，環路的不穩定性增大。
下面根據實際LDO系統設置具體參數，通過繪制bode圖得到系統的相位裕度，從而證明，正是CF2取值不當使系統的相位裕度減小到不穩定區域，最終導致正反饋振蕩。
系統開環傳遞函數為：
其中，直流增益DCgain=Gpmos×GEA×Gfb=8×56.2×（1.224 6/5）=110.12。
由原理圖知，Co≈47 F，RESR=1 Ω，R1=62 kΩ，R2=20 kΩ，CF1=20 pF，CF2=0.1 ?滋F，Cb=56 pF（SRF=900 MHz），Cpar=200 pF，Rpar=300 kΩ，Rds=65 Ω。
計算得到零極點的分布為：
Po=52 Hz，Pa=2.65 kHz，Pb=2.84 GHz，ZESR=3.39 kHz，FZERO=128 kHz，FPOLE=526 kHz（反饋網絡A），FPOLE′=105 Hz（反饋網絡B）
由Simulink繪制出系統傳遞函數框圖分別如圖9和圖10所示。
分別仿真得到它們的bode（波特）圖如圖11所示。
從圖11可以看到，隨著CF2的引入，補償極點的頻率明顯減小（FPOLE→FPOLE′），回路帶寬減?。?.81 kHz→767 Hz），補償極點產生的負相移明顯增大（-arctan（4.81k/526k）=-0.5°→-arctan（767/105）=-82°），相位裕度由86°減小到8.68°，負反饋環路處于不穩定狀態，反饋信號與源信號相位相差很小，兩信號相互疊加可能導致正反饋振蕩。根據仿真結果，C15容值逐漸減小直到去掉的過程中，相位裕度逐漸增大（8.68°→86°），實測發現電壓紋波逐漸減小，輸出恢復穩定，與仿真結論一致。
3 結論
本文從理論上分析得到PMOS結構LDO的零極點分布，并仿真得到bode圖，通過開環函數的相位裕度判斷閉環系統的穩定性，結果表明補償電容使用不當可能引起環路不穩定，導致自激振蕩。根據仿真結果給出改進方案，實驗與理論相符合。
參考文獻
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[3] Everett Rogers. Stability analysis of low-dropout linear regulators with a PMOS pass element[EB/OL]. [2014-06-08].http：//www.ti.com.cn/cn/lit/an/slyt194/slyt194.pdf.
[4] ALLEN G R， ADELL P C， Chen Dakai，et al． Single-event transient testing of low dropout PNP series linear voltage regulators[J]. IEEE Transactions on Nuclear Science， 2012，59（6）：2764-2771.
[5] SIMPSON C. LDO regulator stability using ceramic output capacitors[EB/OL]. [2014-06-08].http：//www.ti.com/lit/an/snva167a/snva167a.pdf.