摘 要： 隨著電子信息技術(shù)的不斷發(fā)展，電子系統(tǒng)模塊化的設(shè)計思想已經(jīng)深入人心。因此，加強軟件和硬件模塊設(shè)計經(jīng)驗的相互借鑒意義重大。針對這種情況，借助于有限狀態(tài)機理論，提出了一種將C程序轉(zhuǎn)化成Verilog HDL描述的具體方法。同時，詳細(xì)介紹了有限狀態(tài)機理論，分析了在利用有限狀態(tài)機進行設(shè)計時應(yīng)該遵循的準(zhǔn)則，并給出了一個具體的轉(zhuǎn)化實例和最終的仿真結(jié)果。從仿真結(jié)果可以看出此方法是可行的。
關(guān)鍵詞： 有限狀態(tài)機（FSM）；Verilog HDL；硬件設(shè)計；C程序
0 引言
近年來，電子系統(tǒng)的模塊化設(shè)計思想越來越成熟，在一些實際的電子系統(tǒng)設(shè)計過程中，通常將整個系統(tǒng)分成軟件和硬件兩個系統(tǒng)分別進行設(shè)計，然后再進行整合，而一些比較成熟的綜合開發(fā)工具使得軟件和硬件的設(shè)計流程更加統(tǒng)一。在硬件設(shè)計過程中主要使用可編程邏輯器件（PLD），形成電路網(wǎng)表結(jié)構(gòu)，實現(xiàn)具體的邏輯，這樣的配置可以實現(xiàn)用于軟件用途的硬件[1]。
但是，軟件設(shè)計的思想和硬件設(shè)計的思想是截然不同的。軟件設(shè)計過程中首先是通過具體的算法描述實際的問題，再通過一些具體的編程語言去編寫程序，然后通過相應(yīng)的編譯器編譯連接，生成機器可以識別的二進制代碼，最后這些代碼在具體的微處理器上執(zhí)行[2]。而對于硬件的設(shè)計則是通過一些比較成熟的綜合工具將HDL編寫的代碼綜合成實際的電路網(wǎng)表結(jié)構(gòu)，最終形成具體的電路結(jié)構(gòu)。圖1和圖2分別表示了兩者設(shè)計思想之間的區(qū)別。
因此，如何實現(xiàn)C程序和Verilog HDL之間的轉(zhuǎn)化就尤為重要。下文將重點論述如何借助于有限狀態(tài)機，將C程序轉(zhuǎn)化為Verilog HDL，并給出了其理論依據(jù)和具體的實現(xiàn)步驟。
1 有限狀態(tài)機理論
有限狀態(tài)機（Finite State Machine，F(xiàn)SM）是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動作等行為的數(shù)學(xué)模型，狀態(tài)機用來描述發(fā)生有先后順序或者有邏輯規(guī)律的事情。狀態(tài)機是對一些具有邏輯順序或具有時序規(guī)律的事件進行描述的一種方法。
利用有限狀態(tài)機進行設(shè)計有以下幾個優(yōu)點：綜合器易于進行優(yōu)化；較容易構(gòu)成性能良好的時序邏輯模塊；整個結(jié)構(gòu)模式簡單，層次分明，易讀易懂，而且容易進行排錯；運行模式類似于CPU的運行模式，可以進行順序控制；系統(tǒng)的可靠性高，運行狀態(tài)穩(wěn)定。
有限狀態(tài)機設(shè)計的重點在于狀態(tài)的劃分、過程的描述方式和狀態(tài)的編碼方式。在狀態(tài)的劃分過程中要明確每個狀態(tài)的輸入輸出和狀態(tài)之間的轉(zhuǎn)移條件。
有限狀態(tài)機的過程描述方式可分為單過程描述、雙過程描述和三過程描述。在實際的有限狀態(tài)機設(shè)計時更多的是采用雙過程和三過程進行描述。雙過程的描述有利于綜合器優(yōu)化代碼，也便于閱讀和維護，缺點是組合邏輯的輸出可能會產(chǎn)生毛刺[3]；三過程的描述與雙過程描述相比，雖然代碼的結(jié)構(gòu)較復(fù)雜，但是沒有毛刺的輸出，而且有利于綜合；單過程的描述會使得代碼相對比較冗長，難以修改和調(diào)試，不利于代碼的長期性維護，不利于附加約束，優(yōu)化綜合效果差，會導(dǎo)致邏輯速度變慢，資源消耗增多，一般情況下不采用這種過程描述方式[4-5]。
通常對于FPGA器件來說，采用一位熱碼編碼可以有效提高電路的速度和可靠性，也有利于提高器件資源的利用率。在實際的設(shè)計過程中，更多的是采用One-Hot編碼方式進行編碼[6]。
2 理論依據(jù)和具體實現(xiàn)步驟
C語言作為一種面向過程的程序設(shè)計語言，在程序設(shè)計的過程中首先要分析出解決問題所需要的步驟，然后用函數(shù)把這些步驟一步一步地實現(xiàn)，在使用時逐步去調(diào)用這些函數(shù)，從而解決這些問題[7]。有限狀態(tài)機正是將一個Verilog HDL程序中要表述的問題劃分成不同的狀態(tài)進行解決，通過狀態(tài)的不斷轉(zhuǎn)換從而實現(xiàn)分步解決問題的目的，這與C程序的語句執(zhí)行方式是相同的。因此，可以借助于有限狀態(tài)機，用Verilog HDL去實現(xiàn)C程序。下面是將C程序轉(zhuǎn)化為Verilog HDL進行描述的具體步驟：
（1）對于一個完整的C程序，先用算法流程圖將其整個程序流程詳細(xì)表述出來；
（2）根據(jù)程序的實際要求，將整個算法流程分成若干個狀態(tài)，確定好每個狀態(tài)的輸入輸出和狀態(tài)之間的轉(zhuǎn)換條件，用狀態(tài)轉(zhuǎn)移圖描述整個算法流程圖；
（3）用Verilog HDL描述其狀態(tài)轉(zhuǎn)移圖，然后進行綜合，最后進行仿真驗證；
（4）在劃分狀態(tài)時應(yīng)注意相同狀態(tài)的合并，減少不必要的狀態(tài)，簡化程序。
可以根據(jù)下面的基本單元模塊用狀態(tài)轉(zhuǎn)移圖描述算法流程圖。圖3所示的順序語句、選擇語句和循環(huán)語句是構(gòu)成一個C算法流程圖的基本單元，圖4是其基本單元的狀態(tài)轉(zhuǎn)移圖。
3 設(shè)計舉例及其C程序表示
下面講述一個利用C語言編寫的、以51單片機作為微處理器實現(xiàn)的一個汽車尾燈控制程序，已知汽車左右兩側(cè)各有4個尾燈。要求：（1）當(dāng)汽車正常行駛時所有的燈全滅；（2）剎車時所有的燈全亮；（3）左拐彎時，只有左側(cè)四個燈閃爍；（4）右拐彎時，只有右側(cè)的四個燈閃爍。先畫出整個程序的算法流程圖如圖5所示，其中S1用來檢測剎車信號，S2用來檢測左拐彎信號，S3用來檢測右拐彎信號。
如下是用偽代碼表示的為51單片機編寫的C程序：
#include<reg52.h>//頭文件
/*用開關(guān)S1產(chǎn)生剎車信號，開關(guān)S2產(chǎn)生左拐彎信號，開關(guān)S3產(chǎn)生右拐彎信號*/
sbit S1=P2^0；//開關(guān)S1按下表示產(chǎn)生剎車信號
sbit S2=P2^2；//開關(guān)S2按下表示產(chǎn)生左拐彎信號
sbit S3=P2^4；//開關(guān)S3按下表示產(chǎn)生右拐彎信號
void keyscan（）；//按鍵信號檢測
void main（）
{
while（1）//循環(huán)檢測
{
keyscan（）；//不斷掃描按鍵，檢測是否有信號產(chǎn)生
switch（k）//判斷檢測到的信號類型
{
/*P1口的低四位表示左側(cè)的四個燈，高四位表示右側(cè)的四個燈，低電平點亮*/
case1：P1=0x00；break；//剎車信號，所有燈全亮
case2：P1=0xF0；break；//左拐彎信號，左側(cè)燈閃爍
case3：P1=0x0F；break；//右拐彎信號，右側(cè)燈閃爍
default：P1=0xFF；break；//正常行駛，所有燈全滅
}}}
4 Verilog HDL描述及其仿真
下面用Verilog HDL來描述上述C程序。首先根據(jù)圖5的算法流程圖畫出狀態(tài)轉(zhuǎn)移圖，如圖6所示。將其整個算法流程分成S0~S5共6個狀態(tài)，其中S0為初始狀態(tài)，檢測信號的產(chǎn)生；S1狀態(tài)用來處理剎車信號；S2、S3狀態(tài)用來處理左拐彎信號；S4、S5用來處理右拐彎信號。
用Verilog HDL描述圖6的狀態(tài)轉(zhuǎn)移圖，其完整代碼如下所示：
module ex（clk，qout，a，b，c）；
/*輸入信號a，b，c為高電平時分別表示剎車信號，左拐彎信號和右拐彎信號*/
input clk，a，b，c；
/*輸出信號qout的低四位表示左側(cè)的四個燈，高四位表示右側(cè)的四個燈，其中低電平有效*/
output reg[7：0]qout；
reg[4：0]current_state，next_state；
/*采用One-Hot編碼方式進行編碼*/
parameter s0=5′b00000，s1=5′b00001，
s2=5′b00010，s3=5′b00100，
s4=5′b01000，s5=5′b10000；
always@（posedge clk）
current_state<=next_state；
always @（posedge clk）
begin
case（current_state）
s0：begin if（a）next_state<=s1；else if（b）
next_state<=s2；else if（c）
next_state<=s4；
end
s1：next_state<=s0；s2：next_state<=s3；
s3：next_state<=s0；s4：next_state<=s5；
s5：next_state<=s0；default：next_state<=s0；
endcase
end
always@（current_state）
begin
case（current_state）
s0：qout<=8′b11111111；
s1：qout<=8′b00000000；
s2：qout<=8′b11110000；
s3：qout<=8′b11111111；
s4：qout<=8′b11111111；
s5：qout<=8′b00001111；
default：qout<=8′bzzzzzzzz；
endcase
end
endmodule
圖7為波形仿真圖，從圖中可以看出：（1）當(dāng)a為高電平時，產(chǎn)生剎車信號，qout信號在S1狀態(tài)輸出低電平；（2）當(dāng)b為高電平時，產(chǎn)生左拐彎信號，qout信號的低4位在S2、S3狀態(tài)分別輸出低電平和高電平，產(chǎn)生閃爍信號；（3）當(dāng)c為高電平時，產(chǎn)生右拐彎信號，qout信號的高4位在S4、S5狀態(tài)分別輸出低電平和高電平，產(chǎn)生閃爍信號；（4）從（1）~（3）可以看出其仿真結(jié)果是正確的，符合程序的基本要求，文中的方法是可行的；（5）用三過程進行描述時，無毛刺的輸出，而且容易進行綜合，采用One-Hot編碼方式可以提高電路的速度和可靠性，同時也可以提高器件資源的利用率。
5 結(jié)論
通過上文的表述，借助于有限狀態(tài)機，可以參考文中的方法實現(xiàn)用Verilog HDL描述C程序，從而可以通過實際的電路結(jié)構(gòu)來實現(xiàn)軟件程序的功能，這種方法也可以實現(xiàn)Verilog HDL程序和C程序之間的相互轉(zhuǎn)換。同時，文中也歸納出在利用有限狀態(tài)機進行設(shè)計時應(yīng)該遵循的原則。
參考文獻
[1] 楊海鋼，孫嘉斌，王慰.FPGA器件設(shè)計技術(shù)發(fā)展綜述[J].電子與信息學(xué)報，2010，32（3）：714-723.
[2] 范華，秦茂玲，張俊.透視C程序設(shè)計語言[J].計算機技術(shù)與發(fā)展，2008，16（6）：64-66.
[3] 王春旭，周曉平，王黎黎.基于FPGA的Verilog HDL語言設(shè)計優(yōu)化[J].電子元器件應(yīng)用，2009，10（11）：45-47.
[4] 魏芳，劉志軍，王立華.基于Verilog HDL的可綜合有限狀態(tài)機設(shè)計[J].電子工程師，2006，32（6）：8-10.
[5] 劉小平，何云斌，董懷國.基于Verilog HDL的有限狀態(tài)機設(shè)計與描述[J].計算機工程與設(shè)計，2008，29（4）：958-960.
[6] 龔書濤，呂國強，彭良清.在FPGA中狀態(tài)機的編碼方式[J].電子工程師，2005，31（11）：51-52.
[7] 丁亞濤.C語言程序設(shè)計（第二版）[M].北京：高等教育出版社，2006.