0 引言

    隨著集成電路的制造工藝不斷高速發展，電子器件的特征尺寸進入了納米時代，在未來的若干年之內，特征尺寸會進一步縮小，集成電路的規模將進一步擴大^[1-2]。微系統芯片的設計技術在近幾年得到了飛速發展，其規模已經發展到了一定的程度，功能也比較強大。隨著集成電路工藝進入納米時代，線寬和連線間距大大縮小，全局連線的延時會隨著工藝特征尺寸的下降而快速上升，這使得片上全局互連線路的可靠性惡化，并且相鄰互連線間的電容和電感耦合也對高速電路的通信產生了巨大的影響。SoC 己經不能滿足幾十億晶體管的芯片需求，需要一種系統設計的架構平臺，即片上網絡（Network-on-Chip，NoC）。NoC是一種新的系統芯片結構，這種結構能夠很好地解決SoC中的瓶頸問題^[3]。

    目前很多學者對NoC串擾進行了相關研究，并建立了串擾模型。MA^[4]模型是由Michael Cuviello提出，這種模型是最常用也是最經典的串擾模型，但MA模型只考慮了容性耦合。MT^[5]模型是由MH Tehranipou提出，這種模型是對MA模型的擴張，并且同時考慮了容性耦合和感性耦合。MDSI 故障模型是由Sunghoon Chun提出，這種模型考慮了奇模傳輸和偶模傳輸對串擾的影響，該模型定義了一個影響因子α，根據α大小來確定串擾影響^[6]。HT^[7]模型是由張金林提出，這種模型在MA模型的基礎之上除去冗余項，而改進的HT模型^[8]是由姜書艷提出，這種模型進一步優化了HT模型，使其更簡潔。針對這些故障模型出現許多故障測試方法，其中最常用的測試方法是基于最大攻擊線模型測試方法MAF^[9]，基本思想是把一根傳輸線作為受害線，其他的傳輸線都作為攻擊線，然后測試受害線上的信號受干擾情況。這種測試方法具有良好的優點，測試代碼簡單并且能夠對故障進行100%測試。但這種測試方法需要大量的測試代碼，測試次數與傳輸線數目N有關，測試次數大，從而帶來很大的測試開銷。本文基于改進的HT模型基礎之上提出一種測試方法只需要進行3輪循環，測試18次即可達到測試目的，從而有效減小測試開銷。其次，根據改進HT模型的故障特征設計了測試代碼生成電路，實驗結果表明這種測試電路能夠滿足測試要求，并且具有很好的移植能力，可以用于其他故障模型的測試。

1 基于改進的HT模型串擾測試方法

    一般串擾故障檢測方法是把一根傳輸線作為受害線，其他的傳輸線都作為攻擊線，然后測試受害線上的信號受干擾情況。例如，在改進的HT模型中，假設有N根傳輸線，改進的HT模型總共有6種故障模式，總共測試的次數是6N。對于NoC超大規模集成電路來說其缺點是測試次數多，開銷大。

    為了減小測試次數，降低開銷，提出一種串擾測試方法。在闡述這種測試方法之前，先介紹一個一般性結論：在對傳輸線進行串擾分析時，只需考慮受害線兩側 2～3根攻擊線的影響^[9]。根據這個結論，提出一種串擾測試方法，該測試方法考慮受害線兩側2根攻擊線的串擾影響。這種測試方法與傳統測試方法不同，不需要對所有傳輸線都進行測試，只需3輪循環測試就能達到測試目標。 傳輸線路簡化圖如圖1所示。

    其中實線表示受害線，虛線表示攻擊線。第一輪1號、4號、7號傳輸線作為受害線，其他2號、3號……作為攻擊線，根據一般性結論，只需要考慮2號、3號對1號串擾影響；2號、3號、5號、6號對4號串擾影響，以此類推。第二輪循環，2號、5號傳輸線作為受害線，其他1號、3號、4號……作為攻擊線，只需要考慮1號、3號、4號對2號串擾影響；3號、4號、6號、7號對5號串擾影響，以此類推。第三輪循環，3號、6號傳輸線作為受害線，其他1號、2號、4號……作為攻擊線，只需要考慮1號、2號、4號、5號對3號串擾影響；4號、5號、7號、8號對6號串擾影響，當進行3輪循環后就能完成所有情況的測試。

    對于改進HT模型的6種故障模式來說，N根傳輸線傳統串擾測試方法需要測試6N次，而此方法只需要3*6=18次，對于NoC來說傳輸線數目N很大，這樣這種方法就大大減小了測試次數，從而很有效地減小了開銷。傳統方法和本文方法測試次數比較如圖2。

    根據姜書艷提出的改進HT模型設計了并行化測試序列如表1。本文提出的測試序列與測試傳輸線根數無關，只需要8個測試序列（T0～T7）即可，有效減少測試開銷，縮短檢測時間，從而降低了測試數據的冗余度，而且這種測試序列能夠很方便地進行移植與擴展。

2 改進的HT模型仿真測試

2.1 測試序列發生器

    根據表1的測試序列代碼，利用Pspice軟件搭建序列發生器，如圖3所示。該序列發生器生成的測試代碼符合改進的HT模型所需要的測試代碼要求：攻擊線1測試代碼為01010101，同理，另一條攻擊線的測試代碼為01010010，受害線的測試代碼為0111010。該測試序列可以根據不同的故障模型需要的測試代碼改變芯片74150的管腳高低電平，從而可以用于其他故障模型的測試代碼生成，具有很強的移植能力。

2.2 測試仿真及分析

    測試仿真電路搭建的3-傳輸線耦合電路^[10]模型如圖4。

    測試仿真結果如圖5~圖8所示，圖5和圖6分別是攻擊線1和攻擊線2的波形圖，圖7和圖8分別是受害線被攻擊前和被攻擊后的波形。這里主要分析受害線的受串擾情況。分析比較圖7和圖8波形：在3.05 μs和3.90 μs之間出現明顯下降脈沖；在第1.05 μs與1.75 μs之間和6.07 μs與6.70 μs之間受害線在被攻擊前是從低電平到高電平跳變，而被攻擊后出現明顯的上升延遲；在第4.03 μs與4.85 μs之間和第7.05 μs與7.75 μs之間受害線在被攻擊前是從高電平到低電平跳變，而被攻擊后出現明顯下降延遲，仿真結果符合理論。

3 結論

    本文簡單介紹了NoC中串擾問題以及相關串擾模型，并基于改進HT模型提出一種串擾測試的方法。與一般測試方法相比，文中方法能夠有效地降低測試次數，減小數據冗余，從而達到降低開銷的目的。根據改進的HT故障種類模型設計了一套基于該模型的測試代碼，根據測試代碼設計了一種測試代碼電路，并對測試電路進行仿真測試。實驗結果表明，這種測試電路能夠滿足測試要求，并且可以用于其他故障模型的測試，具有很好的移植能力。

參考文獻

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