近年來，云計算和大數(shù)據(jù)應(yīng)用呈爆發(fā)式增長,在推動數(shù)據(jù)中心產(chǎn)業(yè)升級的同時，也為數(shù)據(jù)中心的應(yīng)用開發(fā)與運行維護帶來了一系列問題。目前，數(shù)據(jù)中心運維人員主要通過易于編程的多核CPU和GPU來開發(fā)應(yīng)用，但CPU 和GPU 都遇到了單位功耗性能的瓶頸壁壘。而從事海量數(shù)據(jù)中心應(yīng)用開發(fā)（如密鑰加速、圖像識別、語音轉(zhuǎn)錄、加密和文本搜索等）的設(shè)計人員則既希望GPU 易于編程，同時又希望硬件具有低功耗、高吞吐量和最低時延功能。然而，多核CPU和GPU 加速器在可擴展性上存在嚴重的問題，即客戶希望用簡單的全高度插入式PCIe 開發(fā)板作為數(shù)據(jù)中心服務(wù)器的應(yīng)用加速器。這種開發(fā)板經(jīng)配置可運行高功率圖形卡，但客戶同時希望功耗不超過25W，以便最大化可擴展性并最小化總功耗。

市場需要功耗低于25W的可擴展高性能解決方案

       面對這些苛刻的需求，在比較了GPU、DSP、FPGA等多種方案之后發(fā)現(xiàn)，同等物理環(huán)境中，F(xiàn)PGA在降低功耗和提升性能上表現(xiàn)最佳。但將FPGA應(yīng)用于數(shù)據(jù)中心存在一個最大的問題——編程。數(shù)據(jù)中心應(yīng)用開發(fā)人員不希望采用傳統(tǒng)FPGA的開發(fā)路徑，即以硬件為中心的RTL流程，他們希望能夠在完全軟件的開發(fā)環(huán)境中完成易于升級的設(shè)計，同時保證單位功耗性能最高。

       Xilinx在2014國際超算大會上推出的針對OpenCL、C和C++的SDAccel開發(fā)環(huán)境完美地解決了這一難題。作為首款面向FPGA 平臺的完全軟件的開發(fā)環(huán)境，SDAccel帶有用于代碼開發(fā)、特性分析與調(diào)試的Eclipse 集成設(shè)計環(huán)境，可提供類似于CPU/GPU 的工作環(huán)境。開發(fā)者可以像在CPU/GPU系統(tǒng)中一樣管理和運行基于SDAccel的系統(tǒng)。不僅如此，CPU/GPU開發(fā)人員還能夠輕松地將其應(yīng)用遷移到FPGA上，同時還可在他們熟悉的工作流程中維護和復(fù)用OpenCL、C和C++代碼。

首次在FPGA上實現(xiàn)完全類似CPU/GPU的開發(fā)體驗

       “相比CPU/GPU實現(xiàn)方案，基于FPGA的應(yīng)用加速其單位功耗性能可提升25倍，而時延則縮短了50~75倍。”賽靈思公司亞太區(qū)銷售與市場副總裁楊飛強調(diào)。這得益于SDAccel的架構(gòu)優(yōu)化編譯器，這也是行業(yè)首款面向C、C++和OpenCL的架構(gòu)優(yōu)化編譯器。借助該編譯器，開發(fā)者可高效利用片上FPGA資源，優(yōu)化并編譯流媒體、低時延以及定制數(shù)據(jù)路徑應(yīng)用。

       SDAccel 為數(shù)據(jù)中心應(yīng)用開發(fā)人員提供了完整的FPGA軟硬件解決方案。開發(fā)人員能用熟悉的工作流程優(yōu)化應(yīng)用，而且即便很少或者沒有FPGA 使用經(jīng)驗，也能獲益于FPGA 的平臺優(yōu)勢。