電荷耦合器件CCD(Charge Coupled Device)作為一種光電轉(zhuǎn)換圖像傳感器，在精密測量、非接觸無損檢測、文件掃描與航空遙感等領(lǐng)域應(yīng)用廣泛[1]。

    線陣CCD正常工作的關(guān)鍵是其驅(qū)動(dòng)電路的設(shè)計(jì)，即要產(chǎn)生CCD正常工作的時(shí)序。傳統(tǒng)的時(shí)序生成方法有分立元件法、單片機(jī)實(shí)現(xiàn)的驅(qū)動(dòng)法等，但均存在電路調(diào)試?yán)щy、時(shí)序波形難以滿足線陣CCD使用要求的缺點(diǎn)。利用復(fù)雜可編程邏輯器件CPLD（Complex Programmable Logic Device）產(chǎn)生CCD工作時(shí)序是目前常用的設(shè)計(jì)方法。CPLD具有集成度高、設(shè)計(jì)靈活等特點(diǎn)，能夠保證驅(qū)動(dòng)波形的嚴(yán)格匹配[2]。本文介紹了一種基于美國Altera公司的CPLD芯片EPM7128、利用VHDL語言編程實(shí)現(xiàn)TCD-1501D的驅(qū)動(dòng)設(shè)計(jì)方法。
1 TCD1501D的驅(qū)動(dòng)時(shí)序分析
    TCD1501D芯片是日本TOSHIBA公司生產(chǎn)的線陣CCD圖像傳感器，工作時(shí)有5 000個(gè)有效像元，其電路圖如圖1所示。

    TCD1501D使用手冊上要求驅(qū)動(dòng)時(shí)序如圖2所示[3]。

    由圖2可以看出，TCD1501D工作所需的驅(qū)動(dòng)信號(hào)有10路脈沖：φ1E、φ1o、φ1B、φ2E、φ2o、φ2B 6路觸發(fā)脈沖中φ1E、φ1o、φ1B時(shí)序相同(圖2中統(tǒng)一表示為φ1)，φ2E、φ2o、φ2B時(shí)序相同(圖2中統(tǒng)一表示為φ2)，且φ1、φ2兩者反相；SH為轉(zhuǎn)移脈沖，RS為復(fù)位脈沖，SP為采樣保持脈沖，CP為箝位脈沖。這10路脈沖之間有著嚴(yán)格的時(shí)序關(guān)系，在時(shí)序分析階段還需要參考圖3所示的時(shí)序圖。

      根據(jù)圖2、圖3和圖4即可進(jìn)行時(shí)序波形的設(shè)計(jì)，由于φ1E、φ1o、φ1B時(shí)序相同，統(tǒng)一設(shè)為φ1；φ2E、φ2o、φ2B時(shí)序相同，統(tǒng)一設(shè)為φ2。本系統(tǒng)設(shè)計(jì)中硬件電路板上CPLD芯片EPM7128晶振時(shí)鐘頻率為16 MHz，每個(gè)時(shí)鐘周期是62.5 ns。SH脈沖根據(jù)圖3典型持續(xù)時(shí)間為1 000 ns；φ1的第一個(gè)寬脈沖設(shè)計(jì)為1 500 ns；RS工作頻率為1 MHz，對晶振時(shí)鐘進(jìn)行16分頻即可實(shí)現(xiàn)，RS的占空比為75％，高電平持續(xù)時(shí)間為750 ns，低電平持續(xù)時(shí)間為250 ns；φ1、φ2的工作頻率為0.5 MHz，對全局時(shí)鐘進(jìn)行32分頻即可實(shí)現(xiàn)，占空比為50％，且φ1、φ2反相；SP信號(hào)低電平持續(xù)時(shí)間為62.5 ns，距離RS的下降沿為62.5 ns；CP的低電平持續(xù)時(shí)間為62.5 ns，即一個(gè)時(shí)鐘周期。
2 基于CPLD的驅(qū)動(dòng)時(shí)序的設(shè)計(jì)與實(shí)現(xiàn)
2.1 CPLD芯片的選型
    本系統(tǒng)設(shè)計(jì)中采用Altera公司的EPM7128SLC84-15芯片，PLCC封裝，84個(gè)引腳。其集成度高，邏輯密度達(dá)2 500個(gè)可用門，128個(gè)宏單元。芯片工作頻率達(dá)147.1 MHz[4]。
2.2 電源電路
    本系統(tǒng)中混合了多種電壓，其中CCD為12 V供電，CCD的驅(qū)動(dòng)脈沖電壓為5 V，而EPM7128電壓為3.3 V。在電源電路的設(shè)計(jì)中，采用外部直流穩(wěn)壓源為系統(tǒng)提供12 V和5 V電壓，比較低的3.3 V電壓由LT1764轉(zhuǎn)換（5 V轉(zhuǎn)3.3 V）得到。
2.3 軟件開發(fā)環(huán)境
    本系統(tǒng)中程序設(shè)計(jì)語言為VHDL,時(shí)序功能仿真軟件使用Active HDL 9.1,下載軟件使用Quartus II 5.0。整個(gè)系統(tǒng)功能仿真結(jié)果如圖4所示。

    放大后主要的6路輸入波形如圖5所示（實(shí)際上是10路，u1和u2相當(dāng)于φ1和φ2，這兩路實(shí)際上是6路信號(hào)），其中clk為全局時(shí)鐘，頻率為16 MHz, 占空比為50%；start為啟動(dòng)信號(hào),當(dāng)start信號(hào)從低電平變?yōu)楦唠娖綍r(shí)系統(tǒng)開始工作；rs為復(fù)位脈沖, sh為積分脈沖，cp為箝位脈沖，sp為采樣保持脈沖。在利用Quartus II 5.0綜合仿真的過程中需要綁定引腳，其中clk鎖定在EPM7128SLC84-15芯片的83腳，其余信號(hào)只要選普通I/O即可。
3 實(shí)驗(yàn)結(jié)果
    VHDL程序編譯完成后通過JTAG口將生成的pof文件下載固化到電路板上的CPLD芯片中，就可以通過示波器在CPLD芯片的相應(yīng)引腳上觀看驅(qū)動(dòng)波形。使用泰克公司的TDS2024示波器看到的驅(qū)動(dòng)波形如圖6、圖7所示。圖6為SH、φ1、φ2和RS的時(shí)序圖，圖7為SH、φ1、RS和CP的時(shí)序圖。從示波器上可以看出，波形和手冊上要求的波形十分符合。

    驅(qū)動(dòng)設(shè)計(jì)完成后,CCD輸出波形經(jīng)反相驅(qū)動(dòng)電路[5]（以提高驅(qū)動(dòng)能力，因?yàn)镃PLD芯片輸出為3.3 V，而CCD驅(qū)動(dòng)脈沖為5 V）、放大電路、濾波電路等電路處理后即可正常工作。經(jīng)調(diào)試，此系統(tǒng)已成功運(yùn)用于卷紗機(jī)圖像處理課題中,效果良好。此次設(shè)計(jì)中充分發(fā)揮了CPLD電路“可編程”的技術(shù)優(yōu)勢，具有靈活性強(qiáng)、集成度高、穩(wěn)定性好的特點(diǎn)，相對于傳統(tǒng)的驅(qū)動(dòng)電路設(shè)計(jì)，極大地簡化了設(shè)計(jì)過程和驅(qū)動(dòng)電路結(jié)構(gòu)。
參考文獻(xiàn)
[1] 張旭.高速線陣CCD數(shù)據(jù)采集、傳輸與處理技術(shù)的研究[D]. 長春：長春理工大學(xué)，2008.
[2] 潘松.EDA技術(shù)實(shí)用教程[M].北京：科學(xué)出版社，2006.
[3] Toshiba.TCD1501D datasheet[Z].2001.
[4] Altera.MAX 7000 programmable logic device family datasheet[Z].2001.
[5] 辛鳳艷，孫曉曄.基于FPGA和線陣CCD的高速圖像采集系統(tǒng)[J].計(jì)算機(jī)技術(shù)與發(fā)展，2012，22(8)：205-207，212.