3D IC將是半導(dǎo)體業(yè)者站穩(wěn)手機(jī)晶片市場(chǎng)的必備武器。平價(jià)高規(guī)智慧型手機(jī)興起，已加速驅(qū)動(dòng)內(nèi)部晶片整合與制程演進(jìn)；然而，20奈米以下先進(jìn)制程研發(fā)成本極高，但所帶來的尺寸與功耗縮減效益卻相對(duì)有限，因此半導(dǎo)體廠已同步展開3D IC技術(shù)研發(fā)，以實(shí)現(xiàn)更高的晶片整合度，其中，三星已率先宣布將于2014年導(dǎo)入量產(chǎn)。
拓墣產(chǎn)業(yè)研究所半導(dǎo)體中心研究員蔡宗廷認(rèn)為，MEMS技術(shù)將是手機(jī)設(shè)計(jì)差異化的關(guān)鍵，包括MEMS自動(dòng)對(duì)焦和振蕩器的出貨成長均極具潛力。
拓墣產(chǎn)業(yè)研究所半導(dǎo)體中心研究員蔡宗廷表示，2013～2015年手機(jī)內(nèi)部晶片將以應(yīng)用處理器為核心不斷向外整并，并導(dǎo)入20奈米(nm)以下先進(jìn)制程，包括基頻處理器、聯(lián)網(wǎng)模組及射頻(RF)收發(fā)器均將合而為一。此外，電源、影音和觸控IC也將逐步整合成系統(tǒng)單晶片(SoC)；而各種微機(jī)電系統(tǒng)(MEMS)感測(cè)器則透過封裝技術(shù)組成感測(cè)器集線器(Sensor Hub)，屆時(shí)手機(jī)內(nèi)部標(biāo)配晶片將從2012年的十二顆，迅速縮減至六顆左右。
眾所皆知，提高晶片整合度的關(guān)鍵在于制程微縮，然而，晶圓廠從28奈米跨入20奈米后，因面臨半導(dǎo)體材料物理特性極限，以及鉅額的設(shè)備、矽智財(cái)(IP)投資，閘極制作成本卻僅能下降3.34%，遠(yuǎn)遠(yuǎn)落后前幾代10～33%的水準(zhǔn)；而面積也只縮減28%，不如先前每一代演進(jìn)大多能達(dá)到40%的改善；種種因素將導(dǎo)致20奈米約當(dāng)八寸晶圓價(jià)格飆漲35.42%。
隨著制程微縮的投資報(bào)酬率逐漸失衡，半導(dǎo)體業(yè)者已開始加重研發(fā)3D IC，期取得較佳的下世代產(chǎn)品開發(fā)效益。日前在2013年新加坡國際半導(dǎo)體展(SEMICON Singapore)中，三星、高通(Qualcomm)均已揭橥新一代Wide I/O記憶體加邏輯晶片的立體堆疊設(shè)計(jì)方案，前者因同時(shí)擁有記憶體與應(yīng)用處理器技術(shù)，更一馬當(dāng)先宣布將于2014年導(dǎo)入量產(chǎn)。
對(duì)封測(cè)業(yè)者而言，3D IC更將是鞏固未來營收的重要武器。蔡宗廷分析，一旦手機(jī)標(biāo)配晶片的封裝需求砍半，將大幅影響封測(cè)廠營收來源，因而刺激矽品和星科金朋(STATS ChipPAC)，積極布局技術(shù)含量及毛利較高的3D IC封裝技術(shù)，包括晶片面對(duì)面堆疊(F2F Stacking)、2.5D矽中介層(Interposer)等。
除封測(cè)廠外，臺(tái)積電也全力沖刺CoWoS(Chip on Wafer on Substrate)制程商用，吸引半導(dǎo)體設(shè)備廠加緊部署新方案。蔡宗廷透露，3D IC須進(jìn)行矽穿孔(TSV)，流程相當(dāng)耗時(shí)，導(dǎo)致成本居高不下；為此，東京威力科創(chuàng)(Tokyo Electron)近期已發(fā)布一套新流程，并透過改良蝕刻(Etching)、清洗(Cleaning)和內(nèi)埋(Liner)等設(shè)備，節(jié)省晶圓阻擋層(Barrier)、化學(xué)機(jī)械研磨(CMP)及清洗的制作時(shí)程，讓3D IC晶圓生產(chǎn)加快一倍。同時(shí)，由于臺(tái)積電正逐漸增加在地采購比重，因此臺(tái)商鴻碩也已投入研發(fā)3D IC蝕刻設(shè)備，積極爭(zhēng)取訂單。
蔡宗廷強(qiáng)調(diào)，行動(dòng)裝置平價(jià)高規(guī)的發(fā)展勢(shì)不可當(dāng)，以蘋果(Apple)為例，從2010年推出售價(jià)約650美元的iPhone 4以來，2011～2012年的下兩代產(chǎn)品價(jià)位均維持同樣水準(zhǔn)，但包括顯示器、處理器和記憶體規(guī)格卻大幅躍進(jìn)；同樣的狀況也發(fā)生在其他Android手機(jī)品牌上，因而加重晶片商產(chǎn)品整合度、生產(chǎn)成本壓力。