摘   要： 介紹了AIN薄膜體聲波（FBAR）傳感器以及信號處理電路的原理，著重設計了傳感器的頻率檢測電路。頻率檢測電路采用VHDL語言對各個電路子模塊編寫相應的代碼，并利用Quartus9.0完成了仿真。仿真結(jié)果表明，相對精度為10-6，達到了預期的設想，滿足了FBAR傳感器的要求。
關鍵詞： FBAR； 信號處理； VHDL

    近年來，隨著射頻無線通信技術和半導體工藝的迅猛發(fā)展，傳統(tǒng)的傳感器也正向微型化、智能化、信息化轉(zhuǎn)變。以薄膜體聲波諧振FBAR(Film Bulk Acoustic Wave)技術為基礎的微質(zhì)量傳感器因其具有體積小、頻率覆蓋范圍廣、頻帶寬、Q值高、帶外抑制高(大約50 dB)、功率容量大、溫度系數(shù)小、可與半導體工藝兼容等優(yōu)勢，顯示出廣闊的應用前景。
    傳統(tǒng)的FBAR質(zhì)量傳感器由FBAR器件和信號處理電路組成。在實際應用中，為了使微質(zhì)量傳感器方便使用，需要設計出一塊包含了信號處理和信號數(shù)字量讀取并輸出的電路[1]。由于FBAR微質(zhì)量傳感器的信號頻率為1 GHz~2 GHz甚至更高，普通的CMOS電路直接對該頻率信號進行采集處理難度比較大，且難以保證精度。目前通常采用對頻率信號先用N分頻電路進行分頻，使FBAR的輸出頻率降至CMOS電路可以處理的頻率，再進行信號讀取。本文采用雙通道結(jié)構，模擬與數(shù)字相結(jié)合的方法進行信號的處理,先利用模擬電路進行信號的處理，再利用數(shù)字電路對處理過的信號進行周期或者頻率的讀取。
1 系統(tǒng)構成
    根據(jù)Rayleigh理論,機電系統(tǒng)的諧振本質(zhì)上是系統(tǒng)中動能和勢能的平衡，在FBAR表面加載一定微擾量的物質(zhì)后，原先的能量平衡被破壞，為了實現(xiàn)新的平衡，諧振頻率必然降低，通過FBAR諧振頻率的變化可以反推出加載在表面微擾量的大小。根據(jù)這個原理設計的信號處理電路結(jié)構如圖1所示。該電路采用雙通道結(jié)構，利用兩個FBAR振蕩器，其中一路作為參考，另外一路作為傳感器吸附微小質(zhì)量，由兩個振蕩頻率的差值可推算得到微小質(zhì)量的變化。采用差分的方式可以消除FBAR工作環(huán)境因素的不利影響，同時可靠性和檢測精度也會得到提高[2]。

    FBAR微質(zhì)量傳感電路由振蕩、混頻、濾波、波形整形、頻率檢測、顯示六部分組成。在具體的設計中先利用正反饋原理，采用電容式反饋讓FBAR起振,將質(zhì)量變化的物理量轉(zhuǎn)化為正弦頻率的電信號，經(jīng)過Motorola的MC1596混頻器的混頻，然后濾波，最后通過搭建的整形電路進行整形就可得到一個方波信號。頻率檢測是為了準確地檢測這個方波信號的頻率。
2 FPGA功能模塊
    在頻率檢測的模塊中，以QuartusⅡ為開發(fā)工具，分別對頻率檢測的各個模塊進行了VHDL描述。通過仿真驗證其功能都得到了實現(xiàn)，最后的頂層設計仿真也說明頻率檢測是符合要求的。頻率檢測先把經(jīng)過模擬電路處理好的信號送入量程選擇模塊，選擇相應的檔位，一路信號送入小數(shù)點產(chǎn)生模塊，另外一路信號送入計數(shù)時鐘和閘門產(chǎn)生模塊；經(jīng)過對石英晶振和被測信號的二分頻產(chǎn)生計數(shù)時鐘和閘門信號，再送入周期測量模塊測出被測信號的周期，按照需要還可以把信號送入除法器得到頻率；最后通過選擇器來選擇周期或者頻率并送入相對應小數(shù)點的模塊，最終送入顯示模塊。其電路框圖如圖2所示。

2.1量程選擇模塊
    量程選擇模塊主要實現(xiàn)一個周期測量的計數(shù)器，用被測信號周期作為閘門的長度，用晶振時鐘作為計數(shù)時鐘，根據(jù)所記的數(shù)值來選擇量程編號。該模塊采用7位 BCD計數(shù)器計數(shù)。把被測信號進行二分頻然后送入到計數(shù)器的清零端，即可實現(xiàn)被測信號的二分頻為低電平進行計數(shù)器計數(shù),在被測信號的二分頻為高電平時清零。7位BCD計數(shù)器主要輸出2路信號，一個為進位信號count，另外一個為標志每一位BCD數(shù)zeros[6,0]是否為0,根據(jù)zeros[6,0]通過簡單的組合邏輯譯碼電路即可選擇量程編號。輸出結(jié)果通過寄存器鎖存，當計數(shù)器清零時，結(jié)果仍然保存在寄存器中。寄存器中的數(shù)據(jù)通過一個組合邏輯的譯碼電路顯示出最終所需要的量程編號。
    從圖3所示仿真波形可見， 當被測信號的頻率為25 kHz時得到量程5，符合前面的分析。

2.2時鐘和閘門模塊
     時鐘信號可能是晶振時鐘或者晶振時鐘的10分頻，閘門信號可能是待測信號的10分頻、102分頻、103分頻、104分頻、105分頻、106分頻。而閘門信號的分頻問題可用量程估計模塊所用的zeros[6,0]解決。例如zeros(2)代表7位 BCD計數(shù)器的百位是否為0。假如要實現(xiàn)103分頻，則zeros(2)為高電平占100個計數(shù)周期，zeros(2)為低電平占900個周期。時鐘信號是晶振時鐘或者晶振時鐘的10分頻，晶振時鐘的10分頻可通過1個模為10的計數(shù)器輕松實現(xiàn)。
    時鐘和閘門模塊仿真波形如圖4所示。圖中被測信號的頻率為25 kHz,輸出的時鐘為10 MHz，輸出的閘門信號gate寬度為40 ms。

2.3 周期計數(shù)模塊
    周期計數(shù)模塊使用一個7位BCD計數(shù)來實現(xiàn)計數(shù)的穩(wěn)定輸出，采用2個寄存器來實現(xiàn)。通過前1個寄存器實現(xiàn)清零不鎖存數(shù)據(jù)，后1個寄存器實現(xiàn)清零鎖存數(shù)據(jù)[3]。最終實現(xiàn)了不輸出中間計數(shù)結(jié)果、只穩(wěn)定輸出最終結(jié)果的目的。周期計數(shù)模塊仿真波形如圖5所示。

    當閘門信號分別為100 ?滋s和10 μs時，因為被測信號經(jīng)過二分頻才產(chǎn)生閘門信號，所以被測信號為50 μs和5 μs，圖5中的相應的輸出值為49.9μs和4.9 λs，兩者的誤差都不大。
2.4 除法器模塊
    除法器模塊的任務是周期到頻率的轉(zhuǎn)換。為了保證精度，決定輸出結(jié)果也采用7位BCD數(shù)。這樣被除數(shù)就需要達到1013。因為前面為了使計數(shù)都達到106~107，閘門的寬度經(jīng)過不同程度的分頻，時間都在0.1 s~1 s，除法器可以采用時序較慢的時序邏輯電路。這就意味著可以把除法運算轉(zhuǎn)化成減法運算，相當于1013減去多少個閘門時間T[4]。因為高7位只是借位，實際發(fā)生變化的是低7位。因此，為了實現(xiàn)除法運算，需要一個7位減法器來運算低7位被除數(shù)減去除數(shù)T，需要一個減法計數(shù)器來保存被除數(shù)高7位BCD數(shù)，還需要一個7位 BCD加法器來保存做過的減法運算的次數(shù)。除法器的結(jié)構框圖如圖6所示。

    這里還涉及了一個狀態(tài)轉(zhuǎn)換，于是采用了狀態(tài)機這個概念。狀態(tài)機相當于一個電路控制系統(tǒng)，負責寄存器的被除數(shù)和除數(shù)的加載、清零以及計數(shù)器的清零和計數(shù)等功能[5]。狀態(tài)s0表示就緒狀態(tài)，負責各個寄存器和計數(shù)器的清零和加載。s0持續(xù)一個晶振周期后自動轉(zhuǎn)換到s1。在s1狀態(tài)下，做減法運算，直到7位 BCD減法計數(shù)器為0，代表被除數(shù)高7位全部借完，此時狀態(tài)s1結(jié)束，轉(zhuǎn)為狀態(tài)s2，即把7 位 BCD加法器的結(jié)果輸出到寄存器B。
    圖7所示為除法器的仿真波形。可以看到，狀態(tài)機先從001(s0)經(jīng)過1個周期的等待無條件地轉(zhuǎn)換到010(s1)；當zeros產(chǎn)生高電平，即借位完畢時再轉(zhuǎn)換到100(s2)并輸出結(jié)果。

2.5 小數(shù)點模塊
    由于精度的要求，改變了閘門的大小，使讀數(shù)始終保持106~107，這就需要小數(shù)模塊來實現(xiàn)讀數(shù)的準確化。因為假如讀數(shù)都是4×106，如果沒有小數(shù)點的選擇，將不知道這個數(shù)到底表示多大的周期或者頻率。小數(shù)點的顯示與量程的選擇其實是一一對應的。例如0.01 μs，小數(shù)點控制位顯示0000100。在周期模式里，小數(shù)對應方式為：量程0對應0000001，量程1對應0000010，量程2對應0000100，量程3對應0001000，量程4對應0010000，量程5對應0100000，量程6對應1000000，量程7對應1111111。在頻率模式下，小數(shù)對應方式為：量程0對應1111111，量程1對應1000000，量程2對應0100000，量程3對應0010000，量程4對應0001000，量程5對應0000100，量程6對應0000010，量程7對應0000001。小數(shù)點仿真波形如圖8所示。

    由圖可知，5 MHz的被測信號的周期為0.2 s,實驗所得為0.199 999 9s，相對誤差為1×10-6。
    本設計通過模擬電路和數(shù)字電路的結(jié)合，實現(xiàn)了微質(zhì)量傳感器把質(zhì)量向頻率的轉(zhuǎn)換，并能準確地顯示出該信號的頻率或者周期。通過對所設計的電路的仿真和實驗，驗證了其可行性。
參考文獻
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[2] 王永良,宋政湘.基于FPGA的同步測周期高精度數(shù)字頻率計的設計[J]. 電子設計應用，2004(12):74-76.
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[4] 楊守良.基于FPGA的數(shù)字頻率計的設計和實現(xiàn)[J].現(xiàn)代電子技術，2005(11):118-120.
[5] 劉昌華.數(shù)字邏輯EDA設計與實踐[M]. 北京：國防工業(yè)出版社，2006.