摘 要： 采用可編程邏輯器件CPLD設計一個簡易VGA視頻信號產生模塊，經過軟硬件調試，最終在顯示器上顯示彩色方塊或線條等正確圖像。利用此原理，可以設計更多的彩色圖像，且可將采集的圖像進行實時顯示，將此作為信號源，應用于顯示器電路的開發或某些嵌入式系統中，進行視頻設備的調試與性能分析或系統中信號處理模塊的調試與性能分析等。
關鍵詞： 視頻圖形陣列；可編輯邏輯器件；VGA時序
目前產生VGA時序彩色圖形主要通過FPGA設計，本文用CPLD芯片設計一個簡易VGA視頻顯示模塊。利用CPLD完成VGA顯示控制，可以使圖像的顯示脫離傳統的通用處理器的控制，從而使系統體積更小，功耗更低，改進更方便。經軟硬件設計與調試，最終在顯示器上顯示彩色方塊或線條等正確圖像。利用此原理，可以設計更多的彩色圖像，并可將采集的圖像實時顯示，將此作為信號源，可應用于彩色等離子顯示器電路的開發或某些嵌入式系統中檢測和驗證系統的性能，因此具有重要的現實意義。
1 硬件設計
1．1 VGA接口
硬件電路設計原理如圖1所示。VGA接口有15個引腳，定義如下：1號（紅基色），2號（綠基色），3號（藍基色），4號（地址碼），5號（自測試），6號（紅地），7號（綠地），8號（藍地），9號（保留），10號（數字地），11號（地址碼），12號（地址碼），13號（行同步），14號（場同步），15（地址碼）。
1．2 CPLD器件及主要參數選擇
可從硬件資源配置、芯片體積、封裝形式、使用環境、調試難易度、產品出現年限、使用生命力、成本及貨源等方面選擇器件。對于CPLD器件，Altera公司MAX II系列的EPM240T100C5芯片滿足設計需求，內部含有240個LE，3.3 V供電，TQFP貼片封裝，100個管腳，商業級，一般用于室內消費類電子，溫度范圍為0～70℃。VGA接口輸入模擬電壓為0~0.7 V，顯示器輸入阻抗為75 Ω，通過分壓電阻網絡來實現。時鐘頻率由外部晶振提供，本電路選用20 MHz。
2 軟件設計
2.1 顯示接口原理[1-2]
常見的彩色顯示器一般由CRT（陰極射線管）構成，彩色是由R、G、B三基色組成。顯示采用逐行掃描的方式，陰極射線槍發出電子束打在涂有熒光粉的熒光屏上，產生三基色，合成一個色彩像素。掃描從屏幕的左上方開始，從左到右、從上到下逐行掃描，每掃完一行，電子束回到屏幕的左下邊一行的起始位置。在這期間，CRT對電子束進行消隱，每行結束時，用行同步信號進行行同步，掃描完所有行，用場同步信號進行場同步，并使掃描回到屏幕的左上方，同時進行場消隱，并預備進行下一次的掃描。
2.2 VGA時序控制[1]，[3-4]
常見的圖像顯示模式參考時序數據如表1所示。VGA接口輸入信號即紅、綠、藍三基色信號，行同步信號、場同步信號均需要滿足上述給出的時序要求。
若實現800×600SVGA（60 Hz）圖像模式，時鐘點頻率為40 MHz（即像素的輸出頻率）。本設計中采用晶體頻率為20 MHz，在這種時鐘頻率下，圖像實際顯示的分辨率為400×600，即每行顯示400個像素，每場顯示600行。事實上，這400×600是顯示器的有效顯示圖像區，除了這個區域之外，還有行消隱區及場消隱區，以實現行列的同步操作。
對于行同步信號，行頻率為1/（（3.2+2.2+20+1）μs）=37.87 kHz。行掃描時序圖轉化為像素點，如表2所示。
每行實際像素為528個，在這528個像素中，400點是有效顯示區，128點是消隱區。行同步低電平有64個脈沖。
每場實際的行數為628行，600行是有效顯示區，28行是消隱區。場同步低電平寬度是4行。對像素進行行計數和場計數，并在相應的顯示區域填充不同的顏色信號。
2.3 VGA時序信號產生模塊設計
（1）在Altera公司的Quartus II開發平臺下運用Verilog HDL語言進行編程，根據行計數器值hcnt和場計數器的值vcnt產生色塊圖形。色塊顯示流程圖如圖3所示。
3 軟件仿真與功能實現情況
仿真結果如圖4所示。程序下載經調試后，實現效果如圖5所示。
本文采用CPLD設計并實現了簡易VGA視頻信號的顯示，軟硬件調試結果驗證了原理的正確性。電路結構簡單、成本低，通過修改程序可以產生更多的圖像信號，以滿足不同的需要，本設計具有一定的研究和應用價值。
參考文獻
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