測井數據傳輸作為測井系統的一個重要組成部分，其傳輸速度直接影響測井儀器和裝備的發展。 隨著測井新理論和新方法的不斷出現，要求實時上傳的數據量越來越大。如何提高測井數傳的速度已成為測井儀器裝備研制開發的關鍵問題之一。

    根據測井電纜的傳輸特性，將OFDM技術應用到測井電纜數傳系統中將有望大幅提高測井電纜數據傳輸的速度[1]。OFDM的主要思想是在頻域內將給定信道分成許多正交子信道，各子載波并行傳輸，以提高頻譜利用率，從而在有限帶寬上，提高數據傳輸的速度。因此，OFDM技術被視為解決測井數傳問題的有效方案。
　　經實測，實際饋送到電纜上的信號功率是很小的。所以要提高信號傳輸速率，則需要提高發送信號功率。然而，OFDM信號峰平比較大，如果直接采用線性放大器，發送功率提升有限，而且容易造成信號失真。根據系統特性，本文設計了一種高效的數字功率放大器，用于OFDM信號的功率放大。要求系統傳輸的信噪比達到72 dB以上即可。
1  數字功率放大器的結構與設計
    數字功率放大器是基于內插濾波器的Sigma_Delta調制器,通過過采樣、量化噪聲整型(Quantization-Noise-Shaping)和粗糙量化(Coarse-Quantization),能實現消除OFDM信號高峰平比特性和高精度低速率的數據向低精度高速率的轉換。
    首先高比特的PCM(脈碼調制)數據經過過采樣濾波器進行濾波。過采樣濾波器是低通濾波器, 其作用是把取樣數據變為過采樣數據, 使得采樣率遠大于臨界取樣速率, 同時濾去內插產生的鏡像頻譜和有用信號帶寬以外的高頻噪聲。而后經過Sigma_Delta調制器, 實現量化噪聲整型和粗糙量化, 調制器輸出高頻的數碼流, 其中“1”、“0”的密度與輸入信號的幅度相關，即PWM(脈沖寬度調制)。經過D類放大器把調制后的PWM信號輸出，利用低通濾波器把高頻噪聲濾除，得到高信噪比輸出信號。
    數字功率放大器的總體結構如圖1所示。

1.1 內插濾波器的設計
    內插濾波器采用級聯的形式實現，其中包括半帶濾波器、FIR濾波器、CIC濾波器。半帶濾波器是一種特殊類型的FIR濾波器，有一半的系數為0，因此實現結構比普通FIR濾波器簡單，但其僅適合實現2倍內插，因此半帶濾波器通常被用做內插器的第一級。在經過第一級的半帶濾波器進行2倍內插之后，使用低階的FIR濾波器進行第二級內插。而CIC濾波器實現結構適合高倍內插，但由于其通帶內幅頻響應不平坦，因此通常作為內插器的最后一級使用。
    128倍內插濾波系統結構如圖2所示。

    二階Sigma-Delta調制器由兩個積分器、一個量化器和一個DAC構成反饋系統。其中兩個積分器輸入處的增益因子用來保證積分器不飽和。它的傳遞函數如下式所示：
    Y(z)=STF(z)*X(z)+NTF(z)*E(z)
    STF(z)=Z-1；NTF(z)=(1-Z-1)2
其中，STF(z)和NTF(z)分別表示調制器的信號傳輸函數和噪聲傳輸函數。從系統傳輸函數可以看出，調制器對信號只是進行了延時,對噪聲則是進行了高通濾波，因此大部分噪聲將被整形到高頻部分，從而大大減少了信號頻帶內的噪聲，顯著提高了基帶信噪比。

　如果Sigma_Delta調制器的階數超過兩階,則存在穩定性問題。因此本系統選取兩階Sigma_Delta調制器。過采樣倍數為128倍，理論上可以達到94 dB的信噪比，但實際由于定點運算精度有限，以及模擬電路的參數誤差，會有較大的信噪比損失。
2 仿真與結果
2.1 Simulink仿真原理框圖
    圖4為未經過處理的定點系統仿真原理框圖，實現了數字D類放大器的仿真設計,包括內插器濾波器、Sigma_Delta調制器、模擬濾波器和D類放大器。其中信源是兩組偽隨機的OFMD信號序列,信宿模塊在接受濾波器以后，先采樣基帶的625 kHz信號，以通過與第一組信號的同步來確定邊界，再進行FFT和解調信號的處理。由于之前的內插濾波器會使信號產生失真，在第二組偽隨機序列中先做均衡處理后,再計算輸入輸出的信噪比。
    將Simulink中的信號源設為輸出信號,Matlab程序設計內插濾波器和Sigma_Delta調制器，經過飽和加運算和四舍五入取整運算，將浮點系數轉為定點系數，可以得到更高的信噪比。圖5為信號的頻譜輸出。
2.2 仿真結果及分析
    由圖4輸出的SNR結果輸出顯示，Simulink未經處理的定點系統仿真已達到75 dB的信噪比。經過飽和加法運算和四舍五入的定點數據取整運算,數字放大器調制處理后輸出信號的信噪比能達到78 dB，相當于13 bit的ADC性能，因此達到設計要求。
    由圖5的信號功率譜可以看出，量化噪聲功率譜被推到高頻端，因此只需要采用一個低通濾波器即可恢復低頻部分的有用信號。模擬濾波器可以采用巴特沃斯濾波器，其通帶截止頻率為312.5 kHz，而阻帶截止頻率為800 kHz，阻帶抑制應大于80 dB。
3 硬件實現
3.1 硬件實現原理與結構
    FPGA的設計采用自頂向下的設計流程。利用每一

     信號源為DSP內部產生的OFDM信號，通過DSP的MCBSP接口與FPGA進行通信，其中幀同步信號和時鐘信號由FPGA提供。其Mcbsp的接口結構圖，如圖7所示。

    由于DA算法具有硬件資源占用少、結構緊湊、工作頻率高等突出優點，所以半帶內插濾波器和FIR內插濾波器均采用了該算法的結構。結構圖如圖8所示。

    CIC內插濾波器結構簡單，使用的資源少,采用了內插64倍的結構，能夠更好地節省硬件資源。CIC內插濾波器的結構圖如圖9所示。
    Sigma_Delta調制器的實現結構圖如圖3所示，采用2階單環結構，具有良好的穩定性。
3.2 FPGA綜合實現結果
　 硬件的FPGA實現是由Actel的低功耗Proasic3系列芯片A3P250VQ100完成內插濾波器和Sigma_Delta調制器部分。此芯片即使在高溫高壓等惡劣環境下也很高的穩定性。
    通過Modelsim 6.5軟件的時序仿真，得到的結果與Matlab實現結果相同，沒有造成其他額外的損失。在Synplify Pro AE綜合，最終用到90%的芯片資源。FPGA的輸出信號接D類放大器。D類放大器采用橋式差分驅動結構。由于其功率管都工作于開關狀態, 輸出的PWM信號為1、0信號，其理想的效率可以達到100%(對于AB類放大器, 其理想的效率只能達到78.5%)[5]。
    本文介紹了數字功率放大器的一種實現方式。通過過采樣、內插、Sigma_Delta調制，降低低速率輸入信號的精度,使重新量化的信號轉換成脈沖寬度不同的高速率PWM信號,用來驅動輸出端的開關MOSFET,通過低通濾波器重建輸入高精度的數字信號。這種實現功率放大的方式由于只在輸出端產生模擬信號,抗干擾能力強,能夠極大地提高電源的使用效率。
參考文獻
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     計和實現研究[D].西安：西安電子科技大學，2008.
[5] VAHID M, TOUSI F, SAHANDI M, et al. A 3.3 V/1 W
     Class D Audio Power Amplifier with 103 dB DR and 90%
     Efficiency[C]. Proceedings of Microelectronics,MIEL 2002.
     23rd International Conference on. IEEE Press, 2002(2):
    581-584.