直接數字頻率合成器DDFS（Direct Digital Frequency Synthesis，簡稱DDS）是隨著數字信號處理和微電子技術的發展，在20世紀70年代誕生的一種頻率合成技術，具有低成本、低功耗、高分辨率和轉換快速等優點，被廣泛應用于現代雷達、通信儀器儀表、導航設備、制導武器以及電子對抗系統中。DDS輸出信號的3個參量（頻率、相位和幅度）都是由數字控制字決定的，即通過改變相位累加器輸入端的相位字來實現相位控制，從而合成各種調幅、調頻和調相波形，以滿足模擬技術無法實現的需求。

    ROM查詢表用來實現相幅轉換，是DDS最關鍵的部分，查詢表的規模和字長決定了DDS輸出波形的質量。高質量的輸出波形需要高精度、大規模的查詢表，使電路實現變得復雜。為此人們提出了一些改進查詢表的方法，可以分為三類：ROM查詢表壓縮算法[1]、角度旋轉算法[2]和多項式逼近法[3]。
    本文提出了一種優化ROM查詢表的多通道數據流直接數字頻率合成器，多通道數據流模塊用來選擇粗振幅或者好的振幅作為DDS的輸出。
1 DDS結構
    圖2是基于ROM查詢表的MUX-DDS結構，其目的是利用ROM查詢表降低高頻電路的復雜度并獲得1.2 GHz的頻率。本設計的目標是獲得良好的諧波性能，并提高頻率，為了有良好的同步性，采用ROM查詢表的方法優化工作頻率。

    ROM查詢表的大小與DDS的頻譜純度成正比，而增大ROM，又會使系統功耗增大，是影響芯片的重要因素，系統級的分析需要達到10 bit精度以及良好的INL和DNL。芯片的面積和功耗也是設計時需要考慮的因素。
    當時鐘頻率很高時，為了使DDS達到合適的頻率，通常采用全相位累加器。但是由于添加操作所導致的延遲，全相位累加器無法完成在一個單獨的時鐘周期內進行添加操作。每一個新的頻率輸入字進入流水線結構電路，電路由D觸發器（D-flip-flops）和延遲部分組成。這種結構可以使累加器速度增加M倍(M為累加器的流水級數)。本設計采用四階流水累加器，每階8 bit，如圖3所示。與實施分段的非線性DAC方法[4]相比，可以顯著提高工作頻率。

2 ROM查詢表方案
    按4：1集成的多通道數據流構成的 MUX-DDS 能夠為用戶提供4倍輸入的性能，優于按式(2)計算出的有效采樣頻率：
 
其中fc是系統時鐘頻率。由于作為輸入的多通道數據不可編程，所有4 個端口要用于數模轉換器（DAC）的正常工作。為確保數字系統的有效性，在其中設置了一組集成ROM。由于正弦函數的對稱性，ROM中只需存儲1/4周期，即第一象限的正弦幅度信息，通過符號的設置就可以恢復整個周期的數據。由于ROM的規模與相位分辨率之間為指數關系，隨著輸出分辨率的增加，系統的尺寸隨之劇增。因此，輸入到相位幅度轉換器的相位值，一般只截取高M位，使相位幅度轉換器的復雜度也相應降低。但是這樣的截斷帶來了另一個問題，就是合成的波形中出現周期性的幅度誤差，導致DDS的輸出頻譜中產生雜散噪聲，在設計中需要考慮這種噪聲對芯片性能的影響。


3 芯片實現與測試結果
    本設計使用1-poly、8-metal的0.13 μm工藝，芯片面積為0.35 mm×0.61 mm(核心部分)。芯片由數字電路、帶隙基準源和DAC模塊三部分組成。DAC模塊核心部分與數字電路分開布局，以避免電流源與數字信號產生耦合。本芯片的系統時鐘由時鐘驅動程序放大，利用先進的EDA軟件設計，使時鐘精度高，芯片中金屬線導致的延遲低于50 ps。
    當采用1.2 V單電源供電、負載電阻為100 Ω時，MUX-DDS可獲得最大單端模擬輸出電壓為0.5 V，芯片功耗為38 mW。電源電壓范圍在0.9 V~1.5 V，工作頻率達到1.2 GHz。圖4、圖5分別為輸入時鐘頻率為1.2 GHz、輸出頻率分別為199.5 MHz、19.95 MHz時的頻譜。可以看到無雜散動態范圍（SFDR）最高為52 dBc。

    本文設計了工作電壓1.2 V、10 bit精度、1.2 GHz、基于CMOS工藝的多通道數據流直接數字頻率合成器，提出了一種優化ROM查詢表，采用多通道數據結構，很好地改進了合成器的工作頻率和頻譜純度。最高工作頻率在室溫時為1.2 GHz，SFDR為52 dBc。本設計在臺積電0.13 μm CMOS工藝平臺實現，芯片核心部分面積為0.214 mm2，1.2 V電壓工作時的功耗低于50 mW。如表1所示，與其他文獻所設計的DDS相比，本設計具有更好的頻譜純度和更高的工作頻率。

參考文獻
[1] TAN L K，ROTH E W，YEE G E，et al.An 800 MHz  quadrature digital synthesizer with ECL-compatible output  drivers in 0.8 micron CMOS[J].IEEE Journal of Solid-State Circuits，1995，30(12)：1463-1473.
[2] MADISETTI A，KWENTUS A Y，WILLSON A N.A 100 MHz，16 bit，direct digital frequency synthesizer with a 100 dBc spurious-free dynamic range[J].IEEE Journal of Solid-State Circuits，Aug.1999，34(8)：1034-1043.
[3] BELLAOUAR A，O’BRECHT M S，FAHIM A M，et al.  Low power direct digital frequency synthesis for wireless communications[J].IEEE Journal of Solid-State Circuits，Mar.2000，35(3)：385-390.
[4] Yuan Ling，Ni Weining，Hao Zhikun，et al.A high speed  direct digital frequency synthesizer realized by a segmented nonlinear DAC[J].Journal of Semiconductors，2009，30(9)：66-69.
[5] Cao Xiaodong，Ni Weining，Yuan Ling，et al.A compact direct digital frequency synthesizer for the rubidium atomic frequency standard[J].Journal of Semiconductors，2008，29(9)：1723-1728.
[6] MCEWAN A，COLLINS S.Direct digital frequency synthesis by analog interpolation[J].IEEE Transaction Circuits Syst Ⅱ，2006，53(11)：1294-1298.