隨著各種無線通信業(yè)務(wù)和寬帶數(shù)據(jù)業(yè)務(wù)的不斷發(fā)展，無線頻譜資源越來越緊張。如何更高效地利用有限的頻譜資源成為無線通信研究的焦點。多天線技術(shù)(MIMO)充分利用了空間資源，可以通過空間復(fù)用、空間分集或智能天線技術(shù)，達(dá)到提高數(shù)據(jù)比特率、降低誤碼率或提高信噪比的目的。MIMO技術(shù)可以在不增加系統(tǒng)帶寬和天線總發(fā)射功率的情況下大幅提高信道容量，近年來成為無線通信研究的熱點，得到了較為廣泛的應(yīng)用。
    在MIMO接收機(jī)中，多根接收天線對模數(shù)轉(zhuǎn)換模塊的通道數(shù)目提出了要求，而且要求各通道的信號延遲和增益要相同。TI公司的8通道模數(shù)轉(zhuǎn)換器ADS5287的時鐘分配電路能將各通道的孔徑延遲誤差控制在±20 ps以內(nèi)，并且8個模數(shù)轉(zhuǎn)換通道均使用同一個參考電壓，保證各通道的延遲和增益是相同的，所以該芯片適合用于MIMO接收機(jī)的模數(shù)轉(zhuǎn)換。另外，TI公司在ADS5287的制造過程中，對每一塊芯片的內(nèi)部參考電壓電路進(jìn)行了校準(zhǔn)，使得不同的芯片之間的參考電壓一致，有利于在一個設(shè)計中使用多塊ADS5287，同時保證每一個通道的增益相同，便于對系統(tǒng)的天線數(shù)目進(jìn)行擴(kuò)展。所以，本文選用ADS5287設(shè)計了用于MIMO中頻接收機(jī)的硬件電路。
    在該設(shè)計中輸入信號為中頻信號，在設(shè)計AD前端驅(qū)動電路時需要考慮與中頻輸入信號線阻抗匹配的問題。ADS5287采樣為中頻采樣，采樣頻率較高，同時每個通道的數(shù)據(jù)輸出方式為串行輸出，數(shù)據(jù)速率高達(dá)650 Mb/s。所以在PCB設(shè)計中需要充分考慮數(shù)字信號的完整性問題。
1 系統(tǒng)結(jié)構(gòu)
    系統(tǒng)結(jié)構(gòu)框圖如圖1所示。本設(shè)計采用TI公司的ADS5287對射頻前端輸出的8路中頻信號進(jìn)行采樣，采用MINI公司的RF變壓器TC1-1T+將單端中頻信號轉(zhuǎn)換為差分信號，作為ADS5287的模擬輸入。采用Altera公司的CycloneⅢ系列FPGA芯片EP3C120F780C7N作為信號處理芯片，對模數(shù)轉(zhuǎn)換得到的數(shù)據(jù)進(jìn)行數(shù)字下變頻及基帶信號處理。使用TI公司的時鐘發(fā)生芯片CDCE62005為AD采樣芯片和FPGA提供時鐘。使用宏晶公司的單片機(jī)STC89LE52來配置CDCE62005和ADS5287。

2 ADS5287簡介
    ADS5287是一款高性能、低功耗的8通道模數(shù)轉(zhuǎn)換器，分辨率為10 bit，最高采樣率可達(dá)65 MS/s，模擬輸入帶寬為520 MHz。ADS5287由時鐘管理、模數(shù)轉(zhuǎn)換、片內(nèi)參考電壓電路、控制寄存器、并串轉(zhuǎn)換、LVDS驅(qū)動、功耗管理等模塊組成。
    ADS5287的采樣時鐘輸入電路支持LVCMOS、LVPECL和LVDS電平標(biāo)準(zhǔn)。ADS5287中從時鐘源到各個通道采樣電路的時鐘路徑匹配，保證了各通道之間的孔徑延遲誤差在±20 ps以內(nèi)。
    由于采用了基于開關(guān)電容的差分采樣保持結(jié)構(gòu)，ADS5287的模擬輸入電路在輸入信號頻率較高或采樣頻率較高的情況下仍然具有良好的交流性能。在輸入模擬信號頻率為25 MHz、采樣頻率為65 MS/s的條件下，其信噪失真比（SINAD）可達(dá)62 dB[1]。
    ADS5287內(nèi)部用一個參考電壓電路為8個ADC通道提供參考電壓，這樣，同一塊芯片上的8個ADC通道所使用的參考電壓均相同。另外，在制造過程中，每一塊芯片的參考電壓都經(jīng)過校正，保證了不同芯片之間的ADC通道所使用的參考電壓都是相同的。這有利于在一個MIMO接收機(jī)中使用多片ADS5287，同時保證每一個ADC通道的增益相匹配，便于對系統(tǒng)的天線數(shù)目進(jìn)行擴(kuò)展。
    ADS5287內(nèi)部有一組控制寄存器，控制整個芯片的工作方式。控制寄存器可以通過信號線CS、SCLK和SDATA按照規(guī)定的時序串行配置。通過對控制寄存器的配置，可使芯片工作在不同的模式。例如，可使整個芯片或部分ADC通道工作在休眠模式以節(jié)省功耗，可以選擇LVDS輸出的驅(qū)動能力以適應(yīng)不同的負(fù)載等。在使用時可根據(jù)需要對ADS5287進(jìn)行配置。
3 中頻接收機(jī)中ADS5287外圍電路的設(shè)計
3.1 時鐘
    對于模數(shù)轉(zhuǎn)換器，時鐘信號的穩(wěn)定性很重要。采樣時間的定時誤差將造成采樣幅度的誤差，進(jìn)而降低信噪比。模數(shù)轉(zhuǎn)換器的信噪比和各影響因素的關(guān)系[5]如下：
    
其中，fa為輸入模擬信號的頻率，tJ為時鐘信號抖動的RMS值，ε為ADC的平均DNL，N為ADC的分辨率，Vn為熱噪聲。由式（1）可知，當(dāng)信號輸入頻率較高時，時鐘的穩(wěn)定對信號的SNR影響很大。所以在本設(shè)計中使用TI公司的低抖動時鐘發(fā)生芯片CDCE62005為ADS5287提供LVDS電平的時鐘信號。時鐘信號采用交流耦合方式。差分的時鐘驅(qū)動有利于抑制共模噪聲對時鐘的干擾，降低時鐘抖動，提高時鐘穩(wěn)定性。
3.2 模擬輸入
    ADS5287的模擬信號輸入端需要從外部提供1.5 V的直流偏置電壓，該電壓可由ADS5287的Vcm引腳提供。ADS5287的模擬輸入引腳需要一個直流偏置電流，8個ADC的輸入總共需要直流電流的強(qiáng)度[1]為：
    

    阻抗匹配通過R509實現(xiàn)。ADS5287輸入端阻抗很大，近似地看作是無窮大。故R509與后級電路并聯(lián)后的阻抗仍為49.9 Ω。TC1-1T+為1：1變壓器，所以從變壓器初級線圈看，輸入阻抗為49.9 Ω，與傳輸線的阻抗相匹配，可以減小IF輸入端的信號反射。R514和R515的作用是減小由采樣電流和寄生參數(shù)共同造成的振鈴，減小采樣頻率的泄漏。
3.3 參考電壓
    ADS5287的參考電壓的產(chǎn)生方式可以很靈活，有3種模式可供選擇：內(nèi)部產(chǎn)生、外部輸入?yún)⒖茧妷夯蛲獠枯斎隫CM電壓。
    在本設(shè)計中，內(nèi)部產(chǎn)生模式能夠滿足應(yīng)用，并且使用內(nèi)部模式不需要另外提供電壓源，可簡化電路設(shè)計。所以在本文的設(shè)計中，ADS5287的參考電壓的產(chǎn)生采用內(nèi)部產(chǎn)生的模式。
    在內(nèi)部產(chǎn)生模式下，內(nèi)部參考電壓電路產(chǎn)生REFt（2.5 V）、REFb（0.5 V）、Vcm(1.5 V)，供8路ADC使用。REFt(2.5 V)和REFb(0.5 V)電壓差值為2.0 V，決定了模擬輸入信號的差分電壓動態(tài)范圍為2.0 Vpp。Vcm為1.5 V， 模擬輸入信號的直流偏置電壓范圍為1.5 V±0.05 V。
4 PCB設(shè)計與信號完整性仿真
4.1 PCB設(shè)計
    考慮到該設(shè)計是用于MIMO技術(shù)的，因此各通道的信號應(yīng)該同時到達(dá)ADC，故各通道的模擬信號線之間應(yīng)該等長。另外，因為在該應(yīng)用中ADS5287的采樣率較高，而數(shù)據(jù)輸出是串行輸出，因此數(shù)據(jù)輸出的信號速率很高。例如，若采樣率為65 MS/s，AD采樣分辨率為10 bit，則數(shù)據(jù)傳輸速率為65×10＝650 MHz。這就要求在PCB設(shè)計時要充分考慮信號完整性問題和時序問題。需要慎重選擇PCB的層疊結(jié)構(gòu)、各類信號線的線寬，線距以控制走線的阻抗和差分線的差分阻抗。在本設(shè)計中，采用6層板，層疊結(jié)構(gòu)為：信號-地-信號-電源-地-信號，層間填充介質(zhì)選用介電常數(shù)為4.8的FR4。頂層信號層和底層信號層到地層距離為5 mil，頂層和底層單端信號走線線寬為6 mil，走線的特性阻抗為57.34 Ω。頂層的差分信號走線線寬為5 mil，間距為5 mil，差分阻抗為100.31 Ω。
    各通道的差分?jǐn)?shù)據(jù)線之間應(yīng)該等長，且與時鐘線等長。另外，每根差分對的差分線之間也要求等長、并且差分對內(nèi)部兩根差分線之間的等長要優(yōu)先于差分對之間的等長，因為差分對內(nèi)部差分線之間的長度不匹配會同時帶來信號完整性問題和時序偏移問題。為了滿足上述布線規(guī)則，PCB布線采用了蛇形走線。在布線設(shè)計時嚴(yán)格控制了ADCLK、LCLK、OUT1～OUT8這10對差分線的線長，任何兩根線的長度偏差保持在±5 mil之內(nèi)，保證了各信號在PCB走線上的傳輸延遲偏差很小(在±0.83/s之內(nèi))，可以忽略。
4.2 信號完整性分析
    在本文所設(shè)計的系統(tǒng)中，ADS5287的8個數(shù)據(jù)通道的輸出以及2個時鐘輸出為高速信號線，數(shù)據(jù)速率高達(dá)650 Mb/s，均采用LVDS電平標(biāo)準(zhǔn)。為了驗證高速信號線的信號完整性，在完成系統(tǒng)的PCB設(shè)計之后，使用Hyperlynx軟件的Boardsim工具對PCB設(shè)計進(jìn)行了信號完整性分析。仿真中，ADS5287和EP3C120F780C7N所使用的模型均為制造商提供的IBIS模型，所以得到的結(jié)果具有重要的參考價值。
4.2.1反射分析
    圖4所示為對三種信號線接收端波形仿真的結(jié)果，(a)、(b)、(c)的波形為LVDS接收端正負(fù)端信號，(d)、(e)、(f)的波形為接收端的差分信號（正端與負(fù)端的電壓差）。主要觀察(d)、(e)、(f)的波形，因為LVDS接收器是通過檢測正負(fù)接收端電壓的差值來判決的。圖4（a）、（d）為ADCLK，其頻率為65 MHz，圖4(b)、(e)為LCLK，其頻率為390 MHz，圖4(c)、(f)為數(shù)據(jù)線，數(shù)據(jù)速率為650 MHz。(a)、(b)、(c)中示波器橫軸刻度為5 ns/div，(d)、(e)、(f)中示波器橫軸刻度為1 ns/div。由仿真結(jié)果可知，使用差分信號線有效抑制了共模干擾，時鐘線上波形在邊沿處的單調(diào)性很好，較平滑，沒有出現(xiàn)因反射而引起的鋸齒狀抖動。數(shù)據(jù)線上頻率較高為650 MHz，波形也很平滑，沒有出現(xiàn)因反射而引起的鋸齒狀抖動。

4.2.2 串?dāng)_分析
    因為ADS5287的數(shù)據(jù)輸出頻率較高，而各通道的數(shù)據(jù)線彼此靠得很近，故有必要對這些線進(jìn)行串?dāng)_分析。在Boardsim中對所有可能受到攻擊的ADS5287的輸出數(shù)據(jù)線和時鐘線進(jìn)行了串?dāng)_分析，結(jié)果如圖5所示。圖中虛線為接收端高低電平判決門限。實線為各接收端接收高電平時，疊加的串?dāng)_。由圖5可知，結(jié)果中最大的串?dāng)_峰峰值為25 mV，疊加了串?dāng)_的高電平信號仍然遠(yuǎn)遠(yuǎn)高于高電平判決門限電平。從該分析可看出，利用LVDS電平標(biāo)準(zhǔn)來進(jìn)行高速數(shù)據(jù)傳輸，能有效抑制信號線間的串?dāng)_。首先，作為攻擊者，差分線上的電流大小相等，方向相反，差分線又彼此靠近，對外的干擾可相互抵消。其次，作為被干擾者，差分線由于彼此靠近，受到的干擾相同，差分信號中干擾被抵消。

    本文介紹了TI公司的ADS5287模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)、原理以及應(yīng)用電路設(shè)計。并結(jié)合Altera公司的CycloneⅢ系列的FPGA芯片EP3C120F780C7N，設(shè)計了支持8通道的MIMO中頻接收機(jī)的電路。對設(shè)計完成后的PCB中的重要高速信號線進(jìn)行了信號完整性仿真。
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