摘 要： 介紹一種基于VHDL語言的全數字鎖相環實現方法，并用這種方法在FPGA中實現了全數字鎖相環，作為信號解調的位同步模塊。
　　關鍵詞： VHDL；全數字鎖相環；位同步；FPGA

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　　隨著集成電路技術的不斷進步，數字化應用逐漸普及，在數字通信、電力系統自動化等方面越來越多地運用了數字鎖相環。它的好處在于免去了模擬器件的繁瑣，而且成本低、易實現、省資源。本文綜合以上考慮，在一片FPGA中以Quartus II為平臺用VHDL實現了一個全數字鎖相環功能模塊，構成了片內鎖相環。
　　數字鎖相環是一種相位反饋控制系統。在數字鎖相環中，由于誤差控制信號是離散的數字信號而不是模擬信號，與之相對應，受控的輸出相位的改變是離散的而不是連續的；此外，環路組成的部件也全由數字電路實現，故名“數字鎖相環”^[1]。常用的數字鎖相環原理如圖1所示。

1 數字鎖相環的結構及工作原理
　　如圖1所示，數字鎖相環主要由鑒相器、K變模可逆計數器、脈沖加減器、N分頻器構成。
　　鑒相器其實就是一個異或門，它將輸入信號Din與位同步脈沖輸出信號Dout相異或，比較它們之間的相位差，并輸出相位誤差信號作為K變模可逆計數器的計數方向的控制信號CS。當環路鎖定時，這個控制信號為占空比是50%的方波。
　　K變模可逆計數器根據相差信號CS的變化，向不同的方向計數。當CS為邏輯“1”時，計數器向下計數，如果計到0，則輸出一個借位脈沖給脈沖加減器；當CS為邏輯“0”時，計數器向上計數，如果計到模值，則輸出一個進位脈沖給脈沖加減器。
　　脈沖加減器是根據K變模可逆計數器輸出的進位、借位脈沖來不斷地對本地時鐘進行調整。當有進位脈沖時，脈沖加減器就在本地時鐘上加入一個周期的時鐘信號；當有借位脈沖時，脈沖加減器就在本地時鐘上扣除一個周期的時鐘信號。如此反復不斷地對本地時鐘進行調整，最終達到準確確定出輸入信號時鐘的目的，從而實現位同步^[2]。
　　N分頻器是將脈沖加減器輸出的經過調整以后的時鐘信號進行分頻，以減小同步誤差。N值越大得到的同步誤差越小。
2 數字鎖相環各部分的VHDL實現
　　K變模可逆計數器根據預設模值Kmode來設置對應的模值寄存器的值，也即當預設模值范圍在0～15變化時，與之相對應的Ktop的變化范圍為2⁰～2¹⁵。模值的大小直接決定了數字鎖相環鎖定時間的長短，模值越大鎖定時間越長，反之越小。但鎖定時間越長，鎖定時的相位誤差越小，反之越大。這部分的VHDL設計程序^[3]如下：

　　有了K變模可逆計數器產生的進位、借位脈沖，脈沖加減器就可以按照這兩種脈沖對本地高頻時鐘進行不斷地調整，如圖2所示。

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　　按照圖1數字鎖相環原理框圖的設計理念，設計出各個主要的功能塊，并將它們各自進行仿真。在確認無誤后再連接起來進行綜合仿真，以驗證設計的正確性。在綜合仿真的過程中一個最關鍵的問題就是分析各個功能塊的時序關系、頻率關系。
3 頻率關系、時序分析
　　假設輸入信號的頻率為f_i=1 200 Hz，則位同步輸出信號頻率f_o=1 200 Hz，脈沖加減器輸出信號頻率f_m2=N×f_o，則其時鐘頻率f_m1=2×f_m2；K變模可逆計數器工作時鐘可設為M f_o。這里的M、N值一般均為2的整數次冪，他們之間的具體關系需根據f_i確定。綜合仿真的時序圖如圖3所示。

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　　由圖3可以看出，CS控制信號逐漸變成了占空比為50%的方波，這也從側面反映出了鎖定過程。當鎖相環鎖定后，信號CODEIN出現連“0”和連“1”時，也能準確實現位同步。鎖定時間約為15.8 ms。通過以上仿真，驗證了設計的正確性。對于不同的設計，只需要計算好頻率關系、修改一下N分頻器的N值，就可以實現不同輸入信號的同步。
　　本文介紹的這種以VHDL語言實現的全數字鎖相環，是在ALTERA公司的Cyclone系列FPGA—EP1C12Q240C8上實現的。它僅僅需要FPGA的95個邏輯單元，對于擁有12 060個邏輯單元的EP1C12來說，消耗的資源微乎其微，但卻是信號的差分相干解調過程中不可或缺的重要部分。通過以上方法介紹、仿真的實現，再一次體現了用硬件描述語言在可編程器件中實現數字電路的優越性。

參考文獻
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[2] Phase Locked Loop(PLL) in High Speed Designs.Lattice Semiconductor Corporation[J]，AN8017～01，1997.
[3] 候伯亭，顧新.VHDL硬件描述語言與數字邏輯電路設計[M].西安：西安電子科技大學出版社，2003.