摘要：FM0編碼以其便于位同步提取、頻譜帶寬較窄、實現(xiàn)電路簡單而在ETC中得到廣泛的應用，線路FM0解碼模塊是ETC系統(tǒng)基帶電路重要組成部分，本文基于ETC系統(tǒng)中車載單元(On board unit，OBU)與路邊單元(Road sideunit，RSU)之間的短距離雙向通信，以提高FM0解碼速度的目的，根據(jù)FM0鳊碼原則，在FPGA軟件環(huán)境下用高級硬件描述語言VHDL實現(xiàn)FM0解碼器設計，給出程序代碼，在Quartus II環(huán)境下仿真，并通過邏輯分析儀觀察波形。同等功能下，解碼時間是圖形輸入法的五分之一。
關鍵詞：FM0；短距離通信；VHDL；FPGA；數(shù)據(jù)解碼
電子不停車收費系統(tǒng)(ETC)興起于80年代，主要適用于道路、大橋和隧道收費站，由于過往車輛通過收費站時無須停車便能夠實現(xiàn)自動收費，大大改善了目前普遍存在的路橋收費站停車收費造成交通堵塞的惡劣狀況，受到各國政府和企業(yè)的廣泛重視，許多世界著名的電子公司競相開始研制，先后在北美、歐洲、日本、澳洲、新加坡等地廣泛應用，已經(jīng)成為智能交通的一大支柱產(chǎn)業(yè)。我國的ETC系統(tǒng)起步在上世紀90年代，主要靠引進國外的先進技術，雖然也取得了積極的效果，但由于起步晚，國內公路ETC工作仍處于試驗和探索階段。
整個ETC系統(tǒng)主要由車載單元(On board unit，OBU)與路邊單元(Road side unit，RSU)組成，OBU與RSU之間的短距離雙向通信屬于專用短程通信(DSRC-Dedicated Short Range Communications)協(xié)議規(guī)范的范疇，該協(xié)議中的物理層可配置為A和B兩個可選配置，其中配置A的上下行鏈路都定義為FM0，主要用于基本的ETC應用。線路FM0解碼模塊是ETC系統(tǒng)基帶電路重要組成部分，這使得對FM0解碼器的研究和優(yōu)化提上日程。
本文介紹了在FPGA軟件環(huán)境下用高級硬件描述語言VHDL實現(xiàn)FM0解碼器設計，最終實現(xiàn)ETC系統(tǒng)中OBU和RSU中的FM0解碼模塊的邏輯功能。
1 FM0碼介紹
FM0編碼(即Bi-Phase Space)即為雙相間隔碼編碼，編碼規(guī)則是在每個碼元的開始、結束以及‘0’碼元正中間時刻發(fā)生跳變，其余時刻不變化。FM0編碼以其便于位同步提取、頻譜帶寬較窄、實現(xiàn)電路簡單而在短距離通信中得到了廣泛的應用。編碼的示意圖如圖1所示。
圖1示出了代碼序列為10110001時，F(xiàn)M0碼的波形。圖1(a)是源代碼序列，圖1(b)是FM0碼的波形。比較圖1(a)和圖1(b)兩個波形可以看出，F(xiàn)M0碼實際上只要用一個與原始信號同步的時鐘信號的跳變沿(上升沿或下降沿)以及‘0’碼元對應的跳變沿(上升沿或下降沿)觸發(fā)翻轉，即可完成數(shù)據(jù)編碼。
2 FM0解碼器的實現(xiàn)方案選擇
FM0解碼器的實現(xiàn)方法主要可分為以下3種：第一種是使用專用集成芯片；第二種是軟件編程實現(xiàn)，包括PC機和單片機；第三種是使用可編程邏輯器件實現(xiàn)，主要使用FPGA器件。目前市面上常用的FM0碼的解碼芯片比較少，例如STR715芯片，并且專業(yè)芯片的使用存在一定限制。軟件編程方法盡管具有硬件結構簡單、功能靈活等特點，但程序運行占用處理器資源多，執(zhí)行速度慢，對信號的延時和同步性不易預測，只適用于低速信號處理。使用FPGA器件實現(xiàn)FM0解碼，能夠有效綜合前兩種方法的優(yōu)點，因為FPGA采用硬件處理技術，可反復編程，能夠兼顧速度和靈活性，并能并行處理多路信號，實時性能夠預測和仿真。由于解碼的算法多為邏輯運算和時序運算，采用靈活性極大的可編程邏輯器件FPGA完成FM0編解碼更適合。
作為ALTERA公司第四代可編程邏輯器件開發(fā)軟件，QuartusⅡ在設計流程的每個階段都提供了圖形模式和命令行模式等極為便利的輸入手段，具有快速的編譯和直接易懂的器件編程功能、對眾多種芯片的支持和百萬門級的設計能力。QuartusⅡ為FPGA設計者提供了原理圖輸入、HDL輸入、圖形設計輸入、內存編輯輸入等輸入方法。
目前，原理圖輸入法已用于FM0編解碼器設計，盡管方式直觀、簡單易行，但對設計者的硬件水平要求高，編解碼時間較長。
硬件描述語言VHDL[10]就是用語言描述替代圖形化(元件拼湊)設計，簡化了設計工作，節(jié)約了開發(fā)的時間，大大縮短編碼時間，對于設計者的硬件水平要求不高，比FPGA設計中較直觀的原理圖輸入法更具優(yōu)勢，更具推廣價值。
3 FM0解碼器的設計
本文以RSU中的BST信號作為輸入信號，進行FM0解碼設計，該信號的傳輸速率為256 kB／s。由FM0編碼規(guī)則可反推之，如果在一個碼元時間內解碼數(shù)據(jù)連續(xù)跳變兩次，則為‘0’電平，否則為‘1’電平。本文采用帶有復位端口的同步計數(shù)器原理產(chǎn)生同步時鐘信號，因此采用16倍速率的時鐘信號。
如圖2所示，解碼原理分為同步時鐘信號產(chǎn)生和在一個碼元時間解碼數(shù)據(jù)連續(xù)兩次跳變檢測兩部分。
3．1 同步時鐘信號產(chǎn)生
用16倍數(shù)據(jù)速率的時鐘信號對輸入信號RDIN采樣得到data_temp1信號，將采樣信號data_temp1延遲一個16倍時鐘周期(0．5μs)得到data_temp2信號，data_temp1與data_temp2相異或得到data_temp3信號，如果信號跳變data_temp3為‘1’，否則為‘0’，得到RDIN跳變時的脈沖clr信號，當clr=‘1’時，清0，當clr=‘0’時，對輸入時鐘信號clk_in進行2、4、8和16分頻，分別產(chǎn)生同步時鐘信號Q0(2 048 kB／s)、Q1(1 024 kB／s)、Q2(512 kB／s)、Q3(256 kB／s)。
16分頻后得到的Q3(256 kB／s)時鐘信號不能直接作為解碼輸出的同步信號，clr信號在輸入信號跳變時產(chǎn)生脈沖，盡管輸入信號RDIN與Q3速率相同，而clr信號發(fā)生在Q3高電平或低電平處，使Q3受到影響，輸出的不是完整的256 kB／s時鐘信號。因此為了得到完整的16分頻時鐘信號，需將8分頻時鐘信號再次2分頻得到時鐘信號CLKO。
VHDL源代碼如下：
3．2 在一個碼元時間解碼數(shù)據(jù)連續(xù)兩次跳變檢測
用4分頻信號Q1對data_temp1信號采樣得到data_temp4信號，將采樣信號data_temp4延遲一個輸入信號RDIN的四分之一碼元周期得到data_temp5信號，data_temp4與data_temp5相同或得到data_temp6信號。用時鐘信號CLKO的上升和下降沿同時檢測data_temp6信號，求或。如果求或結果為‘1’則表示時鐘的上升和下降沿有一次得到‘1’電平，即在半個碼元的時間間隔內解碼數(shù)據(jù)沒有跳變，根據(jù)FM0編碼規(guī)則此時數(shù)據(jù)應該是‘1’電平，解碼輸出DEOUT輸出為‘1’電平；否則，如果求或結果為‘0’則表示時鐘的上升和下降沿均得到‘0’電平，即在半個碼元的時間間隔內解碼數(shù)據(jù)有跳變，根據(jù)FM0編碼規(guī)則，此時數(shù)據(jù)應該是‘0’電平，解碼輸出DEOUT輸出為‘0’電平。
VHDL源代碼如下：
4 結果仿真
將設計好的FM0解碼程序進行封裝，封裝圖如圖3所示。
以BST信號為例，解碼數(shù)據(jù)輸入端RDIN輸入BST信號，在解碼時鐘輸入端clk_in輸入16倍數(shù)據(jù)速率時鐘信號(4 096 kB／s)。在QuartusⅡ軟件支持下完成邏輯綜合，將編程數(shù)據(jù)寫入選定的FPGA芯片進行測試，可通過邏輯分析儀看到波形。
圖4依次給出了RDIN、clk_in、clr、data_temp1、data_temp4、data_temp5、data_temp6、Q1、Q2、Q3、CLKO和DEOUT的仿真波形。從仿真結果來看，解碼模塊很好地完成了任務，可測得整個解碼過程僅用了8 μs。
同樣的解碼過程用現(xiàn)有的圖形輸入法完成需要40μs，而用VHDL語言編寫只需8 μs，解碼時間是圖形輸入法的五分之一。
5 結束語
采用高級硬件描述語言VHDL在FPGA上實現(xiàn)FM0解碼設計，為電子系統(tǒng)的設計帶來了極大地靈活性。將復雜的硬件設計過程轉化為在特定的軟件平臺上通過軟件設計來完成，從而使設計工作簡化，大大節(jié)約了開發(fā)時間，并大幅度縮短FM0解碼時間。
隨著ETC系統(tǒng)的日益普及，對FM0解碼設計的需求也大幅提高，因此采用較合適的方法設計出高性能的FM0解碼器是十分有意義的。