摘 要： 介紹了用于STM-1/STM-4模式下段開銷處理的專用集成電路的設計。重點分析了設計方面的難點并給出了相應的解決方案。根據該方案設計的專用集成電路已通過了FPGA驗證。實驗證明所設計的電路穩定可靠。該集成電路在實際應用中具有重要的使用價值。
關鍵詞： SDH? 開銷? ASIC? FPGA
?
SDH系統可同時兼容PDH系統，但SDH系統的硬件設計復雜且龐大，因此有必要進行系統的集成化設計，提高系統的集成度和可靠性，以利于產品的市場競爭。本文以SDH的兩種通信模式(STM-1/STM-4)為研究對象，對其在通訊領域中的開銷處理部分電路，采用先進的EDA軟件進行設計，并使用FPGA芯片進行物理驗證，取得了良好的實驗結果。該專用集成電路(ASIC)在實際應用中具有重要的使用價值。
1 SDH開銷處理ASIC電路
該ASIC電路主要用來完成SDH(STM-1/STM-4)信號的接收和發送的段開銷處理功能。電路分為兩大模塊：開銷接收處理模塊和開銷發送處理模塊。圖1為STM-1模式的幀結構圖。
?
1.1 開銷接收處理模塊
電路工作在STM-1模式時，主要完成從STM-1的信號中提取相應的開銷字節(A1、A2、C1、B1、E1、F1、D1～D12、B2、K1～K2、Z1～Z2、E2)進行處理、校驗、發送等操作。其電路工作原理框圖如圖2所示。來自STM-1的并行輸入信號，通過同步時鐘和幀頭將各開銷字節從相應的幀結構位置上接收下來(各開銷字節在幀結構中的位置見圖1)。時鐘產生器1產生接收開銷字節所需的各種時鐘和解復用等時鐘信號，時鐘產生器2產生開銷字節輸出用的低速時鐘信號。系統工作在STM-4模式時，電路工作原理基本相同。此時，輸入信號來自STM-4，輸入系統時鐘為STM-1的4倍。
?
1.2 開銷發送處理模塊
主要完成STM-1開銷字節(A1、A2、C1、B1、E1、F1、D1～D12、B2、K1～K2、Z1～Z2、E2)的插入、幀信號復用、發送等操作。其電路工作原理框圖如圖3所示。輸入信號為在各種參數定義下產生的插入的開銷字節。通過同步時鐘和幀頭將各字節插入到相應的幀結構位置中去，完成開銷字節插入處理操作。時鐘產生器1產生開銷字節插入所需的各種時鐘信號，時鐘產生器2產生高速復用時鐘和發送時鐘。當電路工作在STM-1模式時，第一路STM-1信號經開銷字節插入后(經過復用旁路)進行擾碼，最后形成輸出信號。當電路工作在STM-4模式時，四路STM-1信號經開銷字節插入后進行復用，最后形成STM-4信號經擾碼后輸出。
?
同時，電路也可根據控制狀態寄存器的要求，將接收到STM-1/STM-4信號經開銷字節處理后，直接轉換到發送開銷字節插入電路。并根據各控制狀態寄存器的要求完成開銷字節的插入，然后經復用電路后直接發送到后續電路。從而完成電路的自環工作控制。
2 設計難點和相應解決方案
STM-1/STM-4模式工作頻率為19.44MHz/77.76MHz。當電路工作在STM-4模式時，由于高速工作，內部電路要求滿足77.76MHz工作頻率，所以設計該ASIC電路時必須在某些方面做特殊考慮。
電路中含有很多計數器，用來完成開銷字節的提取和插入，但通常使用的加1計數器由串行進位加法器構成，無法滿足高速計數的要求，因而需要進行特殊設計來滿足計數器和高速工作的要求。我們設計了可在高速狀態下工作的計數器，從而達到了設計要求。
在插入開銷字節時，要受各種狀態的控制，當在STM-4工作狀態時，將受控的各值經過計算后插入到幀結構中去將會出現時間響應來不及的問題。為了解決這一問題，我們在方案設計時將開銷字節的插入放在復用前進行，四路輸入信號先進行開銷字節插入，然后再進行復用。這樣就解決了對STM-4信號的開銷插入時間響應來不及的問題。雖然這樣處理會增大電路的規模，但從電路可靠性來講是值得的。
在STM-4模式下，由于內部高速工作，功耗問題必然很嚴重。為了降低功耗，防止芯片過度發熱，需要在電路設計時，認真考慮功耗問題。為此在電路設計時，首先要區別高低速電路，連續工作和間斷工作電路。當電路工作在STM-1模式時，設計的電路可使得STM-4部分處于非工作狀態，反之亦然。當電路含有多路選擇時，可使得被選擇支路處于工作狀態，而未被選擇支路處于非工作狀態，從而降低功耗。
因電路高速工作，使用FPGA芯片進行電路驗證時，應考慮電路的規模不能太大，盡量在一塊FPGA芯片上完成全部設計。
3 SDH開銷處理ASIC電路的設計實現
本電路選用XILINX公司最新推出的FPGA(VIRTEX系列)：XCV300-6HQ240C器件進行設計。該器件采用先進的0.25μm工藝制成，具有速度快、可構造邏輯陣列大等多項優點，因此能夠滿足本電路的高速度和大規模的特殊要求。同時它還具有相配套的EDA工具軟件(Xilinx Foundation F1.5)。該軟件能夠采用電路圖方法、狀態圖方法、硬件描述語言(Hardware Description Language)方法進行設計輸入，進而完成設計綜合、功能仿真、布局布線、后仿真和產生構造位流文件等多項功能。
硬件描述語言(HDL)具有電路設計速度快、效率高、可移植性強、易于更改和更新等諸多優點，因而逐步取代了傳統的設計方法，成為最新的第三代硬件設計方法。所以我們選用Verilog HDL進行本電路的設計。
本電路在FPGA上的實現結果如下：
相當于等效門數目：????????75000門
占用CLB的數目：???????????1400個(91%)
占用觸發器的數目：????????6000個(86%)
占用I/O管腳的數目： 162個 (97%)
4 結論
使用FPGA器件進行電路的設計，經過功能仿真和后仿真，其仿真結果完全符合電路的設計要求，證明整個電路設計正確。我們將該ASIC電路應用到實際的SDH系統中進行應用測試，測試結果完全滿足實際應用要求。當電路工作在STM-4模式時，該電路能夠在77.76MHz的高速下正常進行各種開銷的接收處理和開銷的插入處理操作以及其他電路的正確功能操作。在實際工作時，其芯片表面溫度沒有明顯的過熱現象，說明器件功耗屬于正常范圍值。該電路經過FPGA實際應用驗證正確后，再經過適量的IC轉化就可直接進行IC的加工。
在實際驗證中，電路設計經過功能仿真和后仿真驗證通過后，在進行FPGA實際測試時，有時會出現實際結果與后仿真結果之間有差異。若重新進行電路布局布線的調整(在不改變電路設計的條件下)，即可得到正確的結果。
?
參考文獻
1 韋樂平.光同步數字傳輸網.北京：人民郵電出版社，1993
2 夏宇聞.復雜數字電路與系統的Verilog HDL設計技術.北京：北京航空航天大學出版社，1998
3 Donald E.Thomas，Philip R.Moorby.The Verilog Hardware Description Languag.1995
4 XILINX The Programmable Logic Company.Data Book，Advanced Product Specification，1998?