隨著USB3.0、SATA3.0、PCI-E2.0等新串行規(guī)范的發(fā)布以及更高速的串并/并串轉(zhuǎn)換單元(SERDES)芯片的推出引起了業(yè)界對(duì)高速差分串行數(shù)據(jù)傳輸?shù)臒o限憧憬。為了解決下一代無線通信基站中多天線(MIMO)信號(hào)處理所帶來的巨大數(shù)據(jù)吞吐量要求，本文基于Virtex-5FPGA的GTP單元給出了一種在高級(jí)電信計(jì)算架構(gòu)(ATCA)機(jī)箱內(nèi)實(shí)現(xiàn)單對(duì)差分線進(jìn)行3.125Gbps串行傳輸的設(shè)計(jì)方案。
傳輸系統(tǒng)設(shè)計(jì)
傳輸系統(tǒng)的組成結(jié)構(gòu)如圖1所示，主要由兩塊ATCA板和一塊ATCA機(jī)箱背板組成。兩塊ATCA板上各放置一片F(xiàn)PGA作為串行鏈路的兩個(gè)端點(diǎn)，兩片F(xiàn)PGA之間用兩對(duì)差分線進(jìn)行連接，形成雙向各3.125Gbps的串行通信鏈路。為了驗(yàn)證該系統(tǒng)的遠(yuǎn)距離傳輸能力，將兩塊板放置在14槽ATCA機(jī)箱的物理槽位1和物理槽位14，此時(shí)總的傳輸距離大約為40英寸。
圖1高速串行傳輸系統(tǒng)的總體結(jié)構(gòu)
由于已有ATCA機(jī)箱的背板性能不可更改，本文主要的設(shè)計(jì)集中在ATCA單板的設(shè)計(jì)上，主要是單板的疊層設(shè)計(jì)、作為傳輸端點(diǎn)的FPGA的供電設(shè)計(jì)、串行傳輸?shù)膮⒖紩r(shí)鐘設(shè)計(jì)以及FPGA內(nèi)部GTP收發(fā)器單元的參數(shù)調(diào)節(jié)。
疊層設(shè)計(jì)
疊層設(shè)計(jì)是其他設(shè)計(jì)的基礎(chǔ)，本系統(tǒng)在設(shè)計(jì)疊層結(jié)構(gòu)的時(shí)候主要考慮了兩個(gè)方面：一是讓所有的GTP收發(fā)差分線布于帶狀線信號(hào)層而不是單邊耦合的微帶線信號(hào)層。雖然帶狀線比微帶線損耗大一些，但是帶狀線的阻抗更可控一些，而且與交流地平面的耦合更好，有利于高速信號(hào)的回流;二是為了減少GTP單元的供電噪聲，采用三個(gè)電源平面分別給串行收發(fā)器的三種模擬電源AVTT(端接電源)、AVCC(內(nèi)部電路電源)、AVPLL(PLL電源)進(jìn)行供電。具體的疊層結(jié)構(gòu)如圖2所示。
圖2疊層結(jié)構(gòu)的設(shè)計(jì)
電源設(shè)計(jì)
GTP模擬供電電源的噪聲情況是影響GTP性能的重要因素之一。除了在設(shè)計(jì)疊層的時(shí)候讓GTP的三個(gè)模擬電源分別分配到一個(gè)單獨(dú)的平面上并配上地平面進(jìn)行耦合外，還在外部為每個(gè)電源管腳都串聯(lián)一個(gè)磁珠，再并聯(lián)一個(gè)0.22μf的電容形成一個(gè)LC低通濾波器對(duì)電源進(jìn)行濾波。GTP的模擬電源都采用低噪聲的LDO電源芯片TPS74401進(jìn)行供給，輸出電壓的紋波小于50mV。
時(shí)鐘設(shè)計(jì)
高速串行收發(fā)器的參考時(shí)鐘是另一個(gè)影響信號(hào)傳輸質(zhì)量的重要因素。本系統(tǒng)使用具有強(qiáng)大clockclean功能的時(shí)鐘合成芯片LMK03001C來產(chǎn)生串行收發(fā)器的參考時(shí)鐘。其輸出時(shí)鐘的最大均方根抖動(dòng)(RMSjitter)小于550fs，占空比為50%，輸出時(shí)鐘電平標(biāo)準(zhǔn)具有LVDS和LVPECL兩種。其輸出時(shí)鐘的頻率可以靈活編程設(shè)置，從而可以滿足不同傳輸速率的要求，使本系統(tǒng)可以適應(yīng)多種串行傳輸協(xié)議的實(shí)現(xiàn)。
預(yù)/去加重和均衡參數(shù)設(shè)計(jì)
為了對(duì)抗傳輸路徑對(duì)高頻分量的過多衰減，有必要在發(fā)送端進(jìn)行預(yù)加重或者在接收端加上均衡或者同時(shí)使用兩種手段。預(yù)/去加重和線性均衡都是通過對(duì)信號(hào)的畸變來改善接收信號(hào)的質(zhì)量，只有合適的預(yù)/去加重和線性均衡的比例以及兩者之間的組合才能達(dá)到改善接收信號(hào)質(zhì)量的目的，否則反而會(huì)惡化接收信號(hào)的質(zhì)量。本文利用GTP的SPICE模型以及串行傳輸信道的S參數(shù)模型對(duì)在不同預(yù)/去加重和均衡參數(shù)設(shè)置下的串行鏈路傳輸質(zhì)量進(jìn)行仿真，從而找出合適的參數(shù)設(shè)置。
圖3不同預(yù)/去加重比例下的發(fā)送信號(hào)
圖3即為在不同預(yù)/去加重比重設(shè)置下的仿真結(jié)果圖。中間部分顯示的是連續(xù)3個(gè)高電平比特的發(fā)送波形，很明顯，后面兩個(gè)高電平比特的幅值隨預(yù)/去加重的比例相應(yīng)地降低了。另外，圖中同一個(gè)邏輯位里的信號(hào)電平并不平坦，這種現(xiàn)象主要是因信號(hào)傳輸鏈路上的阻抗不匹配處引起的發(fā)射造成的，例如ATCA單板與ATCA背板的接插件連接處。
圖4預(yù)/去加重和均衡對(duì)接收信號(hào)的影響
圖4給出的是GTP在不同參數(shù)設(shè)置下接收信號(hào)的眼圖。其中第1個(gè)子圖為在發(fā)送端未施加預(yù)/去加重的情況下，接收端FPGA管腳上的信號(hào)眼圖。可見，長距離的傳輸嚴(yán)重惡化了信號(hào)的質(zhì)量，信號(hào)眼圖趨于閉合。第2個(gè)子圖為在發(fā)送端施加23%的預(yù)/去加重時(shí)，接收端FPGA管腳上的信號(hào)眼圖。預(yù)/去加重一定程度上彌補(bǔ)了傳輸信道的低通特性，降低了信號(hào)的抖動(dòng)，改善了信號(hào)的質(zhì)量。第3個(gè)子圖為發(fā)送端未施加預(yù)/去加重而在收端施加25%的均衡，即把75%的原始信號(hào)加上25%的高通濾波器的輸出作為總的接收信號(hào)。如同預(yù)/去加重一樣，通過均衡，高頻分量相對(duì)被增強(qiáng)，低頻分量相對(duì)被抑制，有效地補(bǔ)償了信道的不理想性。第4個(gè)子圖為在4.5%的預(yù)/去加重和25%均衡同時(shí)作用時(shí)得到的接收信號(hào)?？梢姡A(yù)/去加重和均衡的有效搭配可以很好地改善原本被嚴(yán)重惡化的傳輸信號(hào)。
圖5實(shí)測(cè)串行信號(hào)眼圖
驗(yàn)證與結(jié)果討論
對(duì)本系統(tǒng)的性能測(cè)試主要通過兩種方式進(jìn)行：一是采集收發(fā)端信號(hào)眼圖并將其與接收器的波罩(EYE_MASK)進(jìn)行比較;二是測(cè)試串行傳輸?shù)恼`碼率(BERT：biterrorratiotest)。
接收器的EYE_MASK形象地反映了接收器的靈敏度和動(dòng)態(tài)范圍，只有處于接收區(qū)域內(nèi)的信號(hào)才能被接收器正確識(shí)別，否則采樣判決后得到的將是誤碼。Virtex-5中GTP單元的最小EYE_MASK為(112ps,150mV)，其中112ps表示最小眼寬(EYE_WIDTH)，150mV給出最小眼高(EYE_HEIGHT)。圖5給出了在靠近FPGA發(fā)送管腳和接收管腳處測(cè)得的串行傳輸收發(fā)兩端的信號(hào)。在該測(cè)試信道環(huán)境下，正常發(fā)送信號(hào)到達(dá)接收端時(shí)已經(jīng)被大幅衰減和畸變，眼寬僅為96ps，眼高僅為70.5mV，均不滿足GTP的要求(112ps,150mV)。如果不考慮芯片內(nèi)部的均衡器，該接收信號(hào)將不能被正確識(shí)別。相反，如果在發(fā)送端增加預(yù)/去加重，則能有效地對(duì)抗信道的不理想性，在一定程度上降低接收處信號(hào)的抖動(dòng)，使眼圖睜開達(dá)到(211ps,191mV)。這一實(shí)測(cè)結(jié)果與之前的仿真和理論分析一致。
賽靈思提供了一個(gè)專門用于誤碼率測(cè)試的工具IBERT，如圖6所示，其基本原理是在發(fā)送端發(fā)送一個(gè)偽隨機(jī)序列(如PRBS7)，接收端接收到序列后再與同一偽隨機(jī)序列進(jìn)行校對(duì)并記錄校對(duì)結(jié)果。利用這個(gè)工具可以動(dòng)態(tài)調(diào)整GTP的參數(shù)設(shè)置并測(cè)出相應(yīng)的傳輸誤碼率。
圖6誤碼率測(cè)試
通過IBERT工具可以得到本系統(tǒng)在不同預(yù)/去加重和均衡參數(shù)設(shè)置下的無誤碼(BER<1e-12)采樣區(qū)間，如表1所示。
表1無誤碼采樣區(qū)間(單位：1/128UI)
