雷達信號源是現代雷達系統的核心部分。隨著電子信息技術的發展，雷達系統對雷達信號源的要求越來越高[1]。

    本文基于軟件無線電的思想和直接數字頻率合成的基本原理，采用Xilinx公司的Virtex-5系列XC5VLX70T FPGA，在此器件中實現相位累加、波形查找表、PCI9054的接口設計、數/模轉換芯片AD9737的寄存器配置以及一些邏輯控制。使用Verilog HDL硬件描述語言在ISE開發環境中進行設計，完成了硬件設計、仿真、綜合、測試的整個流程，并可以根據實際需要靈活修改。此方法不但提高了設計效率，而且使系統具有設計靈活、實現簡單、性能穩定的特點，所產生的雷達信號具有分辨率高、相位連續可調等優點，能夠滿足現代雷達系統的要求。
1 DDS的基本原理
    DDS的原理框圖如圖1所示。它主要由參考頻率源、相位累加器、波形存儲器(ROM)、數/模轉換器(DAC)和低通濾波器等組成。DDS的實質是利用采樣定理，通過相位對ROM查表產生波形。DDS的核心部分是相位累加器，它是N位全加器，對輸入的頻率控制字進行累加運算。

    設參考時鐘為fc，頻率控制字為k，相位累加器字長為N，波形存儲器（ROM）里存放2N個數據（一個周期）。其工作過程：在參考時鐘fc的驅動下，相位累加器以步長k做累加操作，得到相位對ROM尋址，使之輸出相應的幅度碼，再經過數/模轉換器得到輸出波形[1-4]。
 
2 雷達中頻信號源系統方案設計
    基于FPGA的雷達中頻信號源的系統框圖如圖2所示。系統主要由CPCI單板計算機、PCI9054芯片、Xilinx FPGA、數/模轉換器AD9737、低通濾波器和時鐘電路組成。系統工作時，由CPCI計算機完成人機交互控制，通過PCI9054總線接口與FPGA進行通信，寫入信號參數；在FPGA中實現DDS的模擬，并根據設置的參數產生相應的數字波形；由數/模轉換芯片AD9737將數字信號轉化為模擬信號，經低通濾波器后輸出雷達中頻信號。

2.1 系統信號處理流程
    如圖3所示，通過計算機軟件接口界面，由用戶向單板計算機輸入信號載頻、輸出功率、信號類型、脈沖重復時間(PRT)、脈沖寬度（PW）以及其他信號波形數據和特性參數，并通過PCI9054總線發送至系統的各個工作模塊。

    控制軟件根據用戶發出的操作指令，運用信息控制字、命令控制字和信號設置參數對系統中的各個模塊參數進行設置，并在信號產生的過程中進行過程控制。
    完成數據傳輸的任務后，由控制邏輯對各個波形產生器和DDS進行初始化。各個波形產生器單元根據輸入的信號數據參數對波形產生過程中相關的計算變量進行設置。初始化完成后由控制邏輯將當前狀態信息返回至單板計算機。
    完成初始化任務后，控制邏輯根據消息控制字的內容，對各個信號波形產生器的產生過程進行控制，然后由DDS產生雷達數字信號，經AD9737轉換成模擬信號后輸出。
    本系統各指標要求：信號頻率范圍：0~400 MHz；頻率分辨率：≤10 kHz；脈沖寬度：50 ns~400 ?滋s；脈沖重復間隔：4 ?滋s~10 ms；AD9737采樣頻率：1 Gb/s；ROM存儲數據：11 bit偏移二進制碼；輸出信號類型：連續波、重頻參差抖動、頻率捷變、二相編碼、線性調頻。
2.2 DDS模塊設計
    由FPGA實現DDS模塊，其結構如圖4所示，由頻率累加器、相位累加器、相位偏移累加器、波形存儲器(ROM)和相位選擇開關等部分組成。其中，頻率累加器用于產生線性調頻信號時控制頻率增量；相位累加器與普通的DDS一樣，輸入頻率控制字，輸出的數據就是合成信號的相位，相位累加器的溢出頻率即為DDS輸出信號的頻率[3]；相位偏移累加器用于產生BPSK信號，其相位偏移有0和?仔兩種；用前面部分產生的數據作為波形存儲器(ROM)的相位取樣地址，這樣就可以把存儲在ROM中的波形抽樣值經查找表查出，完成相位到幅值的轉換；脈沖重復時間(PRT)和脈寬(PW)信號輸入到脈沖調制器，輸出信號與ROM輸出波形相乘即產生了重頻調制信號。

2.3 ROM模塊的設計與優化
    Xilinx公司的Virtex-5系列FPGA提供了Block ROM的IP核，使用存儲器初始化（.coe）對ROM進行初始化，在上電后使其內容保持不變，即實現ROM功能。
    首先確定所存儲正弦波的量化位寬，方案所選的D/A芯片AD9737提供11 bit量化位寬。為保證D/A的量化精度，在資源允許的前提下，ROM存儲器中所存儲數據應與D/A芯片量化位寬相對應。
    FPGA芯片中塊存儲器資源寶貴，因而需要壓縮ROM容量。根據正弦波的奇偶對稱性和周期性，可只存四分之一周期的正弦波數據。此時，相位累加器輸出相位碼的前兩位為象限信息，“00”為第I象限，“01”為第II象限，“10”為第III象限，“11”為第IV象限。相位碼中首位為極性標識，“0”為正極性，“1”為負極性[1]。
2.4 并/串轉換
    本方案直接產生雷達中頻信號，輸出模擬信號頻率最高可達400 MHz，AD采樣頻率為1 GHz。而Virtex-5系列XC5VLX70T FPGA最高工作頻率為550 MHz[1]，根據并/串轉換的思想，利用面積換取速度，設計4個并行ROM模塊[5]，如圖5所示。

    數/模轉換芯片的時鐘為1 GHz，它由FPGA內部Rocket I/O硬核提供。它采用CML、CDR、線路編碼和預加重等技術，可極大減小時鐘扭曲，最高速率可達10 Gb/s以上[2]。設置時，輸入端置入8 bit“10101010”序列，碼率為2 Gb/s，即可得到1 GHz的精準時鐘。
3 雷達各體制信號的產生方法及仿真
    連續波信號的產生原理比較簡單，這里不做敘述。下面講述固定重頻、重頻抖動、線性調頻、頻率和二相編碼等雷達信號的實現方法，并給出ModelSim的仿真結果[6]。
    (1)固定重頻雷達信號及重頻抖動雷達信號
    固定重頻雷達信號是在連續波信號的基礎上加入重頻調制信息，輸入PRT和PW參數到脈沖調制器產生脈沖信號，再與連續波相乘得到[7]。圖6所示為固定重頻雷達信號。

    重頻抖動雷達信號與固定重頻雷達信號相比，其PRI發生了隨機性的變化。這里采用偽隨機M序列的方法，利用5位移位寄存器實現從+12.5%到-12.5%的PRI抖動。偽隨機噪聲碼產生的原理圖如圖7所示。

    (2)線性調頻雷達信號
    LFM信號的時間與頻率之間存在線性關系[7]。在普通DDS前面加一級頻率累加器，輸入頻率增量字，改變頻率控制字，從而可以改變輸出信號的頻率。本設計設置的頻率增量字為一固定值，輸出信號為線性調頻信號，如圖8所示。當然，如果頻率增量是一個變化的值，則輸出信號即為非線性調頻信號。

    (3)相位編碼雷達信號
    在DDS模塊后加上相位偏移器和相位開關。相位偏移量有0和π兩種。輸入bpsk碼字到相位開關，當碼元為0時，產生π的相位偏移量；當碼元為1時，產生0的相位偏移量，即相位保持不變。圖9所示為4 bit二相編碼雷達信號的仿真結果，其碼字為1100。
    (4)頻率捷變雷達信號
    頻率捷變信號與常規雷達信號相比，其頻率發生了變化，其他參數不變[7]。本方案基于狀態機實現脈組捷變，利用狀態的變化控制頻率控制字的變化，即在一組脈沖周期內為一個頻率控制字，另一組脈沖周期內為另外一個頻率控制字。圖10所示為二組頻率捷變雷達信號。
    本文基于FPGA，在DDS原理基礎上加以改進，在ISE軟件環境下，利用 Verilog HDL語言編程實現了連續波、重頻參差抖動、頻率捷變、線性調頻以及相位編碼等雷達信號波形，經下載至Virtex-5 XC5VLX70T芯片實驗測試后驗證方案可行，且效果良好。此設計方案與專用DDS芯片相比，電路更簡單，成本較低，開發周期短，且所產生的信號種類多，波形質量較好。
參考文獻
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[2] 徐文波，田耘.XILINX FPGA開發實用教程[M].北京：清華大學出版社，2012.
[3] 熊培蕾，張劍云，劉春泉.FPGA在雷達信號模擬器中的應用[J].微型機及應用，2010，29(6)：10-12.
[4] 陳亞軍，陳隆道.基于Verilog HDL的信號發生器的設計[J]. 電子器件，2011，34(5)：525-528.
[5] 王錳，呂衛祥.基于高速D/A AD9739的寬帶信號產生[J].雷達與對抗，2011，31(4)：55-58.
[6] 夏宇聞.Verilog 數字系統設計教程(第二版)[M].北京：北京航空航天大學出版社，2008.
[7] 張明友，汪學剛.雷達系統[M].北京：電子工業出版社，2006.