數字下變頻器有多種芯片可供選擇，如Harris公司Gray-Chip公司的產品。然而這些器件無法滿足雷達對抗偵察數字接收機高多DSP的數字下變頻器。本文以某雷達對抗偵察數字接收機為例，介紹一種基于TI公司的DSP TMS320C6416的數字下變頻器。
　　1 數字下變頻的基本原理
　　數字下變頻的基本原理見圖1。
 
　　經A/D變換后的中頻信號通過兩個乘法器構成混頻器，產生I、Q兩種信號再通過低通濾波、抽取輸出降低了采樣頻率的基帶信號。以某種數字接收機為例，其中頻頻率fc=200MHz，中頻帶寬B=20MHz，中頻采樣頻率fs=500MHz，下變頻時可以直接將中頻頻率變到0，也就是令圖1中的f0=fc，此時位于中頻帶寬內對稱于中頻頻率的信號頻譜分量將發生混疊。為避免這種現象可將中頻下變頻到一個較低的頻率而不是0，設f0=190MHz，則下變頻后的信號位于0～20MHz，通過低通濾波10倍抽取，相當于對變頻后的信號以50MHz的采樣頻率采樣。利用DSP實現數字下變頻的第一步是選擇能滿足上述數據處理要求的DSP。對于混頻運算，由于采樣頻率為500MHz，為實現時處理則要求DSP至少具有500MIPS的處理能力，同時考慮到后續濾波抽取運算的需要，選用TI公司的高性能DSP芯片TMS320C6416。
　　2 TMS320C6416芯片的性能特點
　　TMS320C6416是TI公司最新推出的高性能定點DSP，其時鐘頻率可達600MHz，最高處理能力為4800MIPS，軟件與C62X完成兼容，采用先進的甚長指令結構（VLIW)的DSP內核有6個ALU（32/40bit），每個時鐘周期可以執行8條指令，所有指令都可以條件執行。該DSP具有Viterbi譯碼協處理器（VCP）和Turbo譯碼協處理器（TCP)；采用兩級緩存結構，一級緩存（L1)由128Kbit的程序緩存和128Kbit的數據緩存組成，二級緩存（L2)為8Mbit；有2個擴展存儲器接口（EMIF)，一個為64bit（EMIFA)，一個為16bit（EMIFA)，可以與異步（SRAM、EPROM)/同步存儲器（SDRAM、SBSRAM、ZBTSRAM、FIFO）無縫連接，最大可尋址范圍為1280MB；具有擴展的直接存儲器訪問控制器（EDMA），可以提供64條獨立的DMA通道；主機接口（HPI)總線寬度可由用戶配置（32/16bit），具有32bit/33MHz，3.3V的PCI主/從接口，該接口符合PCI標準2.2版，有3個多通道串口（McBSPs），每個McBSPs最多可支持256個通道，能直接與T1/E1、MVIP、SCSA接口，并且與Motorola的SPI接口兼容，片內還有一個16針的通用輸入輸出接口（GPIO）。 

　　TMS320C6416與TI公司C6系列其它DSP相比有以下明顯的不同：首先是處理能力顯著提高。C6416的最大處理能力為4800MPIS，是1997年推出的C6201處理能力的3倍，執行1024點復數FFT的時間為10.003μs，比C6201快了6倍多；其次是片內集成外設顯著增加，其中VCP和TCP可以顯著提高片上的譯碼能力，PCI接口可以方便地與具有PCI總線的主機直接互連，無需額外的PCI接口芯片；別外原有集成外設性能提高，其EDMA可以提供64條獨立的DMA通道，而C6201僅有4個DMA通道，其EMIF數據線寬度可選，片內存儲區和McBSPs的數量都有所增加，這使得C6416編程更靈活，使用更方便。
　　3 數字下變頻在TMS320C6416DSP上的實現基于TMS320C6416的數字下變頻器硬件結構比較簡單，是一個基于共享存儲區的多DSP處理器。
　　3.1 數字下變頻器的硬件結構
　　本文討論的數字下變頻器是基于多DSP的雷達對抗偵察數字接收機的組成部分。數字下變頻是在DSP上由軟件完成的，沒有單獨的數字下變頻電路，該數字接收機的硬件結構見圖2。 

　　該數字接收機采用主從機方式。多DSP并行處理機作為系統的從處理機主要負責對數據的實時處理，主處理機主要完成整機的控制、顯示及其它人機交互功能。ADC的采樣頻率為500MHz，中頻帶寬為20MHz。主處理機選用的高性能的通用微處理器，整機的數據總線可以選擇通用的PCI總線。其特點是傳輸速度快，最高可達132Mbytes/s，開發比較便捷。也可選用CPCI或VME總線，其中CPCI兼有PCI總線的優點同時結構堅固，符合軍用標準，也可以采用VME總線結構。以上總線結構可以根據用戶的需要確定。該數字接收機的數據處理是由多DSP從處理機完成的，該從處理機的DSP個數可以根據不同用戶對算法的要求來確定，對于I、Q兩通道的數字下變頻運算需要4片C6416芯片。圖3以4片DSP為例給出了該多DSP處理機的硬件框圖。該并行處理機工作在共享存儲區方式下，SDRAM和SBSRAM是全局共享存儲區，AD和DSP之間通過FIFO按照DMA方式進行數據交換，主機不直接與DSP的HPI口連接，而是通過一個總線接口電路，采用不同的接口芯片實現與不同總線結構的主機接口。
 
　　3.2 數字下變頻的軟件實現
　　在該數字接收機的原理樣機階段，筆者在C6416 Simulator上實現了該數字下變頻算法。以一個通道為例，該軟件包括混頻和濾波抽取兩部分，考慮到算法的通用性采用了C語言，并對代碼進行了優化。這兩部分分別在一片DSP上實現，其中一片實現混頻，一片實現濾波抽取。這兩片DSP采用乒乓緩存方式并行工作，其軟件流程見圖4。從圖4中可以看出DSP1實現混頻，存儲區SBSA及SBSB通過DMA方式實現的，從FIFO來的數據也通過DMA方式讀入。由于DMA方式可以在DSP運算的同時完成數據的交換，所以數據交換不占用額外的時間，實現了混頻和濾波抽取的并行運算。混頻運算實際就是乘法運算。通常為節省片內存儲空間可以根據正余因子的對稱性存儲半個周期的數據，但該數字接收機中，復振蕩信號的頻率為190MHz，采樣頻率為500MHz，每周期僅3.8個樣值點，所以沒有必要存儲半個周期。實際應用中存儲50個樣值點，也就是19個周期，其余的由對稱性給出。由于C6416采用16bit定點算法，為防止溢出復振蕩信號可由下式給出： W(n)=k%26;#215;sin(2πf/fs%26;#215;n） n=0,1,……,49 (1) 這里k=32767，f=190MHz，fs=500MHz，同時混頻運算的結果要右移15位，對應的C6416代碼如下： for(j=0;j>15; } 其中IN[n]為采樣數據，OUT[n]為混頻后的結果，SINNUM是復振蕩信號長度。
　　低通抽取濾波器實現的關鍵是通過合理確定抽取的位置來減少運算量。從圖1可以看出抽取是在濾波之后完成的，實際上根據變采樣率系統的結構互易性，抽取也可放在濾波之前。這相當于把低通濾波和抽取看作一個濾波器，則

其中K為抽取率，h(i)為低通濾波器的單位樣值響應。當>>1時，當抽取率為10時，經實驗證明這種算法的運算時間約為先濾波后抽取運算時間的1/10。該濾波器是利用MATLAB的FDAT00l工具包設計的。設計時綜合考慮其性能及C6416的處理能力，確定此為一個17階、截止頻率為25MHz的濾波器。軟件實現抽取濾波時為防止溢出，采取了與混頻相似的處理方法，相應的C6416代碼如下： sum=0； for(j=0;j>15; } IN[i]=sum；其中，RATE為抽取率，H[n]為濾波器系數，HNUM為其長度。 圖5 某中頻采樣信號波形頻譜及數字下變頻后的波形頻譜為驗證以上算法的可行性，筆者在C6416 Simulator上作為大量實驗。圖5(a)、(b)分別給出了某采樣信號的波形與頻譜，該信號為簡單脈沖，頻率為201MHz；(c)、(d)分別是下變頻后的信號波形與頻譜。從圖5中可以看出下變頻后的信號有和采樣信號相同的包絡，頻率被搬移到了11MHz，其數據長度僅為采樣信號長度的1/10，可以大大減輕后續處理的運算量。
　　對于20MHz帶寬的中頻信號，以500MHz采樣時，使用兩片C6416就可以實時實現一個通道（I或者Q)的數字下變頻，滿足了設計要求。采樣長度（bit定點數）采樣時間（μs）混 頻低通濾波周期數時間（μs）周期數時間（μs） 2000 4 1812 3.02 2165 3.61 4000 8 3612 6.02 4215 7.19 8000 16 7212 12.02 8615 14.35 16000 32 14412 24.02 12215 20.36 注：表中給出的混頻及低通濾波時間是10次實驗的平均結果，采樣頻率為500MHz，C6416的時鐘頻率為600MHz。