OIF CEI-11G LR和10G Base KR規范已發布了好幾年。隨著100Gbps標準的不斷演進，出于互連密度和功耗的考慮，單通道的速率也逐漸從10Gbps演變為更高的速率。比如OIF CEI-25G LR就試圖將單通道的速率從11Gbps提高到25Gbps，與此同時，將功耗限制在前一版本的1.5倍以內。雖然CEI-25G LR并未被正式發布，但一些最基本的通道參數卻已在草案中被基本確定下來。在SerDes廠商和無源通道廠商的不懈推動下，10Gbps+的速率被不斷地刷新。一些半導體廠商先后推出了15Gbps、20Gbps的SerDes，Avago公司更是在今年的DesignCon上展示了符合CEI-25 LR草案的背板驅動器和高達30Gbps的SerDes。
雖然25Gbps背板規范并未被發布，相關的SerDes也還未量產，但光通信廠商早就開始了40Gbps DQPSK的應用，將PCB上單一通道的速率推進到20Gbps。背板方面，雖然國內廠商只能拿到15Gbps的SerDes，但毫無疑問，不用多久，20Gbps以上的SerDes也會被開放。因此，本文將試圖對25Gbps無源通道設計時遇到的挑戰(尤其是在信號完整性方面)進行分析和探討。
一個完整的25Gbps鏈路的構成通常如圖1所示。
圖1：25Gbps完整鏈路示意，TP1~TP4為測試點。
25Gbps鏈路也是一個典型的點對點拓撲，發射端和接收端均做了信號處理，即我們通常所說的均衡。一般發射端被稱為加重，接收端被稱為均衡。其中發射端的加重又分為預加重和去加重;接收端的均衡又分為模擬均衡和數字均衡，分別為CTLE和DFE。發射端和接收端的均衡通常被用來補償數據在有損鏈路中傳輸時的損耗，以便在接收端獲得張開的眼圖以及符合規范的BER。25G無源通道主要被用于芯片間(chip-chip)，芯片與模塊間(chip-module)或者背板的應用中。在信號完整性方面遇到的挑戰主要包括傳輸損耗、反射和串擾。
對抗傳輸損耗
無源通道就像一個低通濾波器，總是會降低傳輸信號的幅度。信號在通過連接器、PCB走線、過孔、IC引腳和線纜等無源鏈路中的每一部分時，總會造成幅度上的損失和抖動的累積。當信號到達接收端時，眼圖通常已經閉合(圖2、圖3)。作為鏈路的設計者，通常需要設法降低傳輸過程中的損耗，這也被稱為插損。以背板為例，25Gbps無源通道的損耗主要由高速連接器、過孔和走線造成。
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OIF CEI-11G LR和10G Base KR規范已發布了好幾年。隨著100Gbps標準的不斷演進，出于互連密度和功耗的考慮，單通道的速率也逐漸從10Gbps演變為更高的速率。比如OIF CEI-25G LR就試圖將單通道的速率從11Gbps提高到25Gbps，與此同時，將功耗限制在前一版本的1.5倍以內。雖然CEI-25G LR并未被正式發布，但一些最基本的通道參數卻已在草案中被基本確定下來。在SerDes廠商和無源通道廠商的不懈推動下，10Gbps+的速率被不斷地刷新。一些半導體廠商先后推出了15Gbps、20Gbps的SerDes，Avago公司更是在今年的DesignCon上展示了符合CEI-25 LR草案的背板驅動器和高達30Gbps的SerDes。
雖然25Gbps背板規范并未被發布，相關的SerDes也還未量產，但光通信廠商早就開始了40Gbps DQPSK的應用，將PCB上單一通道的速率推進到20Gbps。背板方面，雖然國內廠商只能拿到15Gbps的SerDes，但毫無疑問，不用多久，20Gbps以上的SerDes也會被開放。因此，本文將試圖對25Gbps無源通道設計時遇到的挑戰(尤其是在信號完整性方面)進行分析和探討。
一個完整的25Gbps鏈路的構成通常如圖1所示。
圖1：25Gbps完整鏈路示意，TP1~TP4為測試點。
25Gbps鏈路也是一個典型的點對點拓撲，發射端和接收端均做了信號處理，即我們通常所說的均衡。一般發射端被稱為加重，接收端被稱為均衡。其中發射端的加重又分為預加重和去加重;接收端的均衡又分為模擬均衡和數字均衡，分別為CTLE和DFE。發射端和接收端的均衡通常被用來補償數據在有損鏈路中傳輸時的損耗，以便在接收端獲得張開的眼圖以及符合規范的BER。25G無源通道主要被用于芯片間(chip-chip)，芯片與模塊間(chip-module)或者背板的應用中。在信號完整性方面遇到的挑戰主要包括傳輸損耗、反射和串擾。
對抗傳輸損耗
無源通道就像一個低通濾波器，總是會降低傳輸信號的幅度。信號在通過連接器、PCB走線、過孔、IC引腳和線纜等無源鏈路中的每一部分時，總會造成幅度上的損失和抖動的累積。當信號到達接收端時，眼圖通常已經閉合(圖2、圖3)。作為鏈路的設計者，通常需要設法降低傳輸過程中的損耗，這也被稱為插損。以背板為例，25Gbps無源通道的損耗主要由高速連接器、過孔和走線造成。
[next]控制阻抗和反射
傳輸鏈路中只要存在阻抗不連續，就會產生反射。S參數中用來表征反射的參數是S11，也就是常說的回波損耗。設計者要做的就是盡可能的控制無源通道中的阻抗。布線的阻抗較易控制，難于控制之處主要在于過孔和連接器(圖6)。對于連接器來說，設計者可以控制的是分支(stub)的長度。此長度越長，阻抗越不連續，反射將越厲害。對于背板，通常采用背鉆來保證。而對于過孔來說，除了要將其插損控制在最小值外，還要將其阻抗控制與傳輸線盡可能一致。
圖6：阻抗的不連續點分別由連接器和過孔所引起(興森快捷高速實驗室的某實測案例)。
此外，反射不僅會引起過沖和振鈴等信號質量的下降，而且還會給整個通道帶來額外的損耗。CEI-25G LR規范規定，回波損耗在整個奈奎斯特頻率范圍內要約優于-10dB，這樣回波損耗所引起的插損將被控制在約0.5dB以內。而10G BASE GEN2則更是規定回損要約優于-20dB，這樣回損所引起的插損才可忽略不計。
選擇有精密制造能力的供應商也至關重要。只有嚴格按照設計意圖進行生產制造的PCB，才能更好地保證阻抗可控。對于阻抗受控的PCB，PCB板廠商通常采用在PCB旁附加測試條(通常稱為附連邊)來測試傳輸線的阻抗。對這一點設計者需要尤其注意，某些時候測試條上的傳輸線阻抗和PCB上的傳輸線阻抗并不能良好地對應，需要設計者在設計PCB時保證設計的正確性。目前國內已有極個別廠商能夠直接檢驗PCB板上的阻抗連續性(并非檢驗測試條上的阻抗)。
多通道串擾
由于下一代100Gbps 網絡大多會采用4 x 25Gbps的架構，所以相鄰通道間的串擾表征將無法避免。由于走線間的距離可以通過犧牲布線密度來調節，所以鏈路上串擾最大的地方仍將發生在連接器端。串擾不僅會在幅度上帶來噪聲，同時還會引起時序上的抖動，這造成無用信號反射等信號的完整性問題。
對串擾進行仿真是一個難題，難度主要體現在高速連接器的串擾建模不易。一般連接器廠商給出的S參數或Spice模型僅局限于連接器的本身，當裝配到PCB(如背板)以后，模型的精確建立和修正將形成挑戰。材料特性、幾何尺寸、是否背鉆和過孔加工精度都將成為決定性因素。而當串擾模型被比較準確地建立起來之后，又將出現另一個挑戰，那就是多通道碼型信號的生成。要生成各種不同長度的碼型，以及確定是否帶有噪聲和抖動等壓力信號，需要不停地改變或掃描不同通道之間的相位、偏斜和延遲，以找出串擾的最壞情況。
除了仿真，也可以測試實際鏈路中的串擾，這樣也能驗證仿真的正確性。對于串擾的測試，傳統上采用VNA或TDR來測試物理結構上的串擾，但所測得的串擾大小與數據無關。也就是說，無論是VNA測試出來的串擾幅度，還是TDR測試出來的串擾最強耦合位置，均不能直接指示出是否引起了誤碼或眼圖的惡化。要測試數據的相關串擾，需要借助并行通道誤碼儀(圖7)。由于該設備可以級聯，所以能夠測試多達8個以上干擾通道的情況。
圖7：對于一個典型的背板，配置了4個近端串擾和4個遠端串擾，并監測受害通道的誤碼和浴盆曲線。
圖7所示的配置可以將數據相關的串擾很好的表征出來，包括改變碼型發生器的幅度和去加重，得出浴盆曲線，從而找出串擾對數據的最壞影響以及減少串擾和抖動的辦法。興森快捷高速實驗室已利用此設備多次幫助客戶成功地設計出了高速背板并通過了驗證。
本文小結
當高速串行信號速率急速增進到25Gbps后，發射端和接收端的信號處理將更加復雜。由于傳輸的信號仍然是NRZ 碼型，發射端采用3抽頭(tap)的預加重，接收端采用3抽頭以上的CTLE和DFE兩級均衡來克服通道上的損耗。而要最優化配置發射端和接收端的均衡，則需了解到通道的損耗情況。設計者只需要考慮到影響損耗的各種因素，做好充分的仿真和測試，便可以做到通道可控，包括大家所熟悉的阻抗控制、損耗控制和串擾控制。設計出的通道不僅要滿足規范，而且還要留有充足的裕量。這樣不僅不會給有源部分造成壓力，而且還會為未來的速率擴展和升級留下余地。