??? 摘? 要: DDR技術(shù)和HSTL電平標(biāo)準(zhǔn)是近年來出現(xiàn)的高速數(shù)據(jù)傳輸技術(shù),結(jié)合實(shí)際課題探討應(yīng)用了這兩種技術(shù)的DDR SRAM器件的具體使用。?
????關(guān)鍵詞: DDR? SRAM? HSTL電平
?
??? SAMSUNG DDR SRAM是一種目前世界上速度最快的SRAM之一。在讀取這種SRAM中的數(shù)據(jù)時(shí),由于其特殊的電平特性和高速特性,其讀取電路設(shè)計(jì)和傳統(tǒng)SRAM有所不同。本文對這種新型高速SRAM器件的應(yīng)用進(jìn)行了說明,并討論了一種還不多見的電平標(biāo)準(zhǔn)—HSTL。?
1 HSTL電平?
1.1 基本定義?
??? HSTL(High Speed Transceiver Logic)是由JEDEC(Joint Electron Device Engineering Council,屬于電子工業(yè)協(xié)會EIA)在1995年正式制定的一種電路邏輯標(biāo)準(zhǔn)。?
??? HSTL是一種技術(shù)獨(dú)立的數(shù)字集成電路接口標(biāo)準(zhǔn),為了實(shí)現(xiàn)電壓擴(kuò)展和技術(shù)獨(dú)立I/O結(jié)構(gòu)而開發(fā)的。此標(biāo)準(zhǔn)所要求的I/O結(jié)構(gòu)是差分放大輸入(一個(gè)輸入內(nèi)部關(guān)聯(lián)成一個(gè)用戶提供的輸入?yún)⒖茧妷?此電壓用于單端輸入)和使用VCCO的輸出。所謂技術(shù)獨(dú)立,實(shí)際上指用來做輸入?yún)⒖己洼敵鯲CCO的電壓,與器件本身的供電電壓不同。?
??? HSTL最主要的應(yīng)用是可以用于高速存儲器讀寫。傳統(tǒng)的慢速存儲器訪問時(shí)間阻礙了高速處理器的運(yùn)算操作。在中頻區(qū)域(100MHz和180MHz之間),可供選擇基于單端信號的I/O結(jié)構(gòu)有:HSTL、GTL/GTL+、SSTL和低壓TTL(LVTTL)。在180MHz以上的范圍,HSTL標(biāo)準(zhǔn)是唯一可用的單端I/O接口。利用HSTL的速度,快速I/O接口明顯地提高了整個(gè)系統(tǒng)的性能。HSTL是高速存儲器應(yīng)用的I/O接口選擇,同時(shí)也很完美地提供了驅(qū)動多個(gè)內(nèi)存模塊地址總線的能力。?
1.2 分類?
??? 在HSTL標(biāo)準(zhǔn)中,根據(jù)輸出緩沖特性的不同,HSTL被分為四種類型。其中,第1、3、4類為并行終端負(fù)載,第2類為串行終端負(fù)載。這里只給出第1類的負(fù)載情況,其他負(fù)載可以查閱本文參考資料。?
??? HSTL-I的電平特性如表1所示。?
?
?
??? HSTL-I的負(fù)載如圖1所示。?
?
?
??? 可以看出,HSTL-I需要使用50Ω電阻來平衡傳輸線阻抗,同時(shí)也需要一個(gè)外部的VTT來提供上拉電壓。?
2 DDR SRAM?
??? 為了達(dá)到硬件設(shè)計(jì)要求,選用了目前世界上最快的SRAM器件——SAMSUNG DDR SRAM(K7D801871B)。該器件是512K×18 DDR SRAM,使用HSTL電平標(biāo)準(zhǔn)。其最快的型號可以達(dá)到工作頻率333MHz,最大數(shù)據(jù)讀取速率666MHz。
??? DDR技術(shù)被大眾熟悉主要是DDR SDRAM開始進(jìn)入PC機(jī)內(nèi)部,競爭內(nèi)存市場。而DDR技術(shù)本身也是作為下一代高速內(nèi)存標(biāo)準(zhǔn)而被提出的。具體說,DDR技術(shù)是利用時(shí)鐘的上升沿和下降沿進(jìn)行數(shù)據(jù)讀/寫操作,而不是以往只能在一個(gè)時(shí)鐘周期內(nèi)進(jìn)行一次數(shù)據(jù)讀/寫操作,這也是DDR(Double Data Rate,雙倍數(shù)據(jù)速率)名稱的由來。從芯片技術(shù)發(fā)展來看,提高存儲器芯片的時(shí)鐘頻率是比較困難的,尤其要和其他器件相配合,也無法將時(shí)鐘頻率一下子提升。利用DDR技術(shù),可以在不提高時(shí)鐘頻率的基礎(chǔ)上,將數(shù)據(jù)傳輸速率提高到原來的兩倍(理論值),其實(shí)現(xiàn)難度相對較低。因此,DDR技術(shù)已經(jīng)被廣泛地用在SDRAM、SRAM等存儲器中,并且還有了利用雙端口技術(shù)進(jìn)一步提升傳輸速度的QDR(Quad Data Rate)架構(gòu)。?
??? 為了在數(shù)據(jù)輸入時(shí)準(zhǔn)確利用時(shí)鐘的上升沿和下降沿,DDR SRAM的時(shí)鐘要求差分輸入,也就是說需要互為反相的兩個(gè)時(shí)鐘輸入(K,K#)。另外,為了輸出數(shù)據(jù)準(zhǔn)確匹配時(shí)鐘上升沿和下降沿,DDR SRAM專門提供了互為反相的兩個(gè)輸出時(shí)鐘信號(C,C#)。?
??? DDR SRAM的內(nèi)部系統(tǒng)結(jié)構(gòu)如圖2所示。?
?
?
3 連接SRAM和一般TTL電路?
3.1 系統(tǒng)要求?
??? 在本項(xiàng)目中,前端采樣數(shù)據(jù)是經(jīng)過PCI接口被讀取到PC機(jī)中的,這一方式的選擇也是為了實(shí)現(xiàn)高速數(shù)據(jù)流讀寫;選擇PLX PCI9054來連接PCI接口和本地電路。PCI接口(包括PCI9054)使用TTL電平(5V和3.3V),而數(shù)據(jù)保存在使用HSTL電平的DDR SRAM中,這就要求在PCI接口電路和DDR SRAM中必須有電平轉(zhuǎn)換。?
??? 表2、表3分別給出TTL和HSTL的電平特性。?
?
???? 
????? 
?
3.2 FPGA連接?
??? 因連接PCI接口和DDR SRAM需要一定的邏輯電路,使用PLD器件便于調(diào)試和修改。經(jīng)過調(diào)研了解,目前主流的FPGA廠商Xilinx和Altera在其大容量FPGA產(chǎn)品中都提供了對HSTL電平的支持。其中,Xilinx的Virtex系列(包括Virtex,Virtex-E,Virtex-II)和Altera的Apex系列(包括Apex,Apex II)都可以支持HSTL電平,并且還支持DDR邏輯。因此,使用FPGA來連接DDR SRAM和PCI9054,避免了自行搭建電平轉(zhuǎn)換電路。對于所用的32位地址/數(shù)據(jù)電路來說,分立器件電平轉(zhuǎn)換電路所需要的器件數(shù)量是很大的,不利于板卡的設(shè)計(jì)和布線。?
??? 圖3是FPGA實(shí)際邏輯的結(jié)構(gòu)圖。圖3中繼電器是為配合其他部分電路使用的。?
?
?
??? 圖4是Xilinx Virtex系列中的HSTL I/O器件符號。另外還有專門的輸入/輸出器件,這里略去符號介紹。可以看出,這是一個(gè)三態(tài)的I/O端口,IO端連接FPGA的IO端口,I和O端分別連接輸出和輸入邏輯電路,而T則類似于總線開關(guān),控制輸出是否成高阻態(tài)。?
?
?
??? DDR SRAM應(yīng)用了許多提高傳輸速率的新技術(shù),高速數(shù)字電路設(shè)計(jì)者因此多了一個(gè)很好的選擇。HSTL作為高速電平標(biāo)準(zhǔn),也會隨著DDR SRAM的應(yīng)用而越來越廣泛地被專業(yè)人員所熟悉。可以預(yù)料,基于HSTL的高速器件會越來越多。了解和掌握HSTL電平、DDR技術(shù)是未來高速數(shù)字電路設(shè)計(jì)者必須具備的技能。?
參考文獻(xiàn)?
1 EIA/JEDEC, JEDEC STANDARD No 8-6,High Speed??Transceiver Logic(HSTL) A 1.5V Output Buffer Supply?Voltage Based Interface Standard for Digital Integrated Circuits,1995 August?
2 Samsung Electronics.K7D801871B Data Sheet.July 2001?
3 Xilinx Inc. High Speed Transceiver Logic (HSTL),VTT008,?May 5 2001?
4 何 滄,黃歆宇,李鵬.DDR存儲器和DDR DIMM.電子產(chǎn)品世界,2000;12?