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寬頻帶數(shù)字鎖相環(huán)的設(shè)計(jì)及基于FPGA的實(shí)現(xiàn)
發(fā)表于:5/9/2012 11:31:37 AM
基于FPGA的DDS+DPLL跳頻信號(hào)源設(shè)計(jì)
發(fā)表于:8/22/2011 9:00:00 AM
DS/FH混合擴(kuò)頻接收機(jī)解擴(kuò)及同步技術(shù)FPGA實(shí)現(xiàn)
發(fā)表于:4/12/2011 12:00:00 AM
基于FPGA的提取位同步時(shí)鐘DPLL設(shè)計(jì)
發(fā)表于:1/7/2010 12:00:00 AM
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