| 浮點矩陣相乘IP核并行改進的設計與實現 | |
| 所屬分類：參考設計 | |
| 上傳者：aet | |
| 文檔大小：497 K | |
| 標簽： SoPC | |
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| 文檔介紹：基于Altera浮點IP核實現浮點矩陣相乘運算時，由于矩陣階數的增大，造成消耗的器件資源雖增加但系統性能反而下降的問題，針對現有IP核存在數據加載不連貫、存儲帶寬不均勻的不足，提出采用并行化數據存儲、依據查找表加載數據和處理數據的方式對IP核進行改進。然后將改進的浮點矩陣運算在FPGA中實現，經過Quartus、Matlab軟件聯合仿真并進行結果比對，其誤差不超過萬分之一，且節省了器件資源、提升了系統性能。仿真結果表明該設計可行，有利于提高諸多高性能領域浮點矩陣的運算速度。 | |
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