| 數字基帶預失真系統中環路延遲估計的FPGA實現 | |
| 所屬分類：參考設計 | |
| 上傳者：chenyy | |
| 文檔大小：665 K | |
| 標簽： FPGA | |
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| 文檔介紹：在數字基帶預失真（DPD）系統中，反饋信號相對于輸入信號有一段時間延遲，該延遲破壞了預失真系統的穩定性，故必須對其進行估計和補償。本文基于FPGA芯片Stratix II EP2S60F672C4設計實現了數字基帶預失真系統中的環路延遲估計模塊。該模塊運用了一種環路延遲估計新方法，此方法易于FPGA實現的同時在信號失真的情況下也能給出正確的估計結果。由Modelsim SE 6.5c的時序仿真和SignalTaps II的硬件調試結果驗證了本文所設計模塊的有效性。 | |
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