| 數(shù)字基帶預(yù)失真系統(tǒng)中環(huán)路延遲估計的FPGA實現(xiàn) | |
| 所屬分類：參考設(shè)計 | |
| 上傳者：chenyy | |
| 文檔大小：665 K | |
| 標(biāo)簽： FPGA | |
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| 文檔介紹：在數(shù)字基帶預(yù)失真（DPD）系統(tǒng)中，反饋信號相對于輸入信號有一段時間延遲，該延遲破壞了預(yù)失真系統(tǒng)的穩(wěn)定性，故必須對其進(jìn)行估計和補(bǔ)償。本文基于FPGA芯片Stratix II EP2S60F672C4設(shè)計實現(xiàn)了數(shù)字基帶預(yù)失真系統(tǒng)中的環(huán)路延遲估計模塊。該模塊運用了一種環(huán)路延遲估計新方法，此方法易于FPGA實現(xiàn)的同時在信號失真的情況下也能給出正確的估計結(jié)果。由Modelsim SE 6.5c的時序仿真和SignalTaps II的硬件調(diào)試結(jié)果驗證了本文所設(shè)計模塊的有效性。 | |
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