基于高速串行BCD碼除法的數字頻率計的設計
所屬分類：技術論文
上傳者：aet
文檔大小：201 K
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文檔介紹：介紹了在FPGA芯片上實現數字頻率計的原理。對各種硬件除法進行了比較，提出了高速串行BCD碼除法的硬件算法，并將其應用在頻率計設計中。
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