| 基于計(jì)數(shù)器的隨機(jī)單輸入跳變測(cè)試序列生成 | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大?。?span>247 K | |
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| 文檔介紹：分析了CMOS邏輯電路的功耗來源,對(duì)低功耗內(nèi)建自測(cè)試技術(shù)進(jìn)行了研究.為了減少被測(cè)電路內(nèi)部節(jié)點(diǎn)的開關(guān)翻轉(zhuǎn)活動(dòng)率,提高測(cè)試向量之間的相關(guān)性,研究了隨機(jī)單輸入跳變測(cè)試生成序列,可以在不損失故障覆蓋率的前提下,降低被測(cè)電路的開關(guān)翻轉(zhuǎn)活動(dòng)率,實(shí)現(xiàn)測(cè)試期間的低功耗,特別適合于數(shù)字集成電路的內(nèi)建自測(cè)試. | |
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