| PCB設(shè)計(jì)經(jīng)典資料 | |
| 所屬分類(lèi)：技術(shù)論文 | |
| 上傳者：serena | |
| 標(biāo)簽： PCB | |
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| 文檔介紹： 本文將接續(xù)介紹電源與功率電路基板，以及數(shù)字電路基板導(dǎo)線(xiàn)設(shè)計(jì)。 寬帶與高頻電路基板導(dǎo)線(xiàn)設(shè)計(jì) a.輸入阻抗1MHz，平滑性(flatness)50MHz 的OP增幅器電路基板 圖26 是由FET 輸入的高速OP 增幅器OPA656 構(gòu)成的高輸入阻抗OP 增幅電路，它的gain 取決于R1、R2，本電路圖的電路定數(shù)為2 倍。 此外為改善平滑性特別追加設(shè)置可以加大噪訊gain，抑制gain-頻率特性高頻領(lǐng)域時(shí)峰值的 R3。圖26 高輸入阻抗的寬帶OP增幅電路 圖27 是高輸入阻抗OP 增幅器的電路基板圖案。降低高速OP 增幅器反相輸入端子與接地 之間的浮游容量非常重要，所以本電路的浮游容量設(shè)計(jì)目標(biāo)低于0.5pF。 如果上述部位附著大浮游容量的話(huà)，會(huì)成為高頻領(lǐng)域的頻率特性產(chǎn)生峰值的原因，嚴(yán)重時(shí)頻 率甚至?xí)驗(yàn)閒eedback 阻抗與浮游容量，造成feedback 信號(hào)的位相延遲，最后導(dǎo)致頻率特 性產(chǎn)生波動(dòng)現(xiàn)象。 此外高輸入阻抗OP 增幅器輸入部位的浮游容量也逐漸成為問(wèn)題，圖27 的電路基板圖案的 非反相輸入端子部位無(wú)full ground設(shè)計(jì)，如果有外部噪訊干擾之虞時(shí)，接地可設(shè)計(jì)成網(wǎng)格狀 (mesh)。 圖28 是根據(jù)圖26 制成的OP 增幅器Gain－頻率特性測(cè)試結(jié)果，由圖可知即使接近50MHz 頻率特性非常平滑，-3dB cutoff頻率大約是133MHz。 | |
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