您在使用一個高速模數轉換器 (ADC) 時，總是期望性能能夠達到產品說明書載明的信噪比 (SNR) 值，這是很正常的事情。您在測試 ADC 的 SNR 時，您可能會連接一個低抖動時鐘器件到轉換器的時鐘輸入引腳，并施加一個適度低噪的輸入信號。如果您并未從您的轉換器獲得 SNR 產品說明書標稱性能，則說明存在一些噪聲誤差源。如果您確信您擁有低噪聲輸入信號和一種較好的布局，則您的輸入信號頻率以及來自您時鐘器件抖動的組合可能就是問題所在。您會發現“低抖動”時鐘器件適合于大多數 ADC 應用。但是，如果 ADC 的輸入頻率信號和轉換器的 SNR 較高，則您可能就需要改善您的時鐘電路。

 

低抖動時鐘器件充其量有宣稱的 1 微微秒抖動規范，或者您也可以從一個 FPGA生成同樣較差的時鐘信號。這會使得高速 ADC 產生 SNR 誤差問題包括 ADC 量化噪聲、差分非線性 (DNL) 效應、有效轉換器內部輸入噪聲和抖動。利用方程式1 中的公式，您可以確定抖動是否有問題，公式給出了外部時鐘和純 ADC 抖動產生的 ADC SNR 誤差。

 

               方程式 1

 

在該方程式中，f_IN 為轉換器的輸入信號頻率。另外，t_JITTER-TOTAL 為時鐘信號和ADC時鐘輸入電路的 rms 抖動。請注意，f_IN 并非時鐘頻率 (f_CLK)。外部時鐘器件到 ADC 的 1 微微秒抖動適合于一些而不是所有高速 ADC 應用，如圖1 所示。

 

 

圖1抖動產生的SNR 為輸入信號的函數

 

方程式1 讓您能夠計算出特定 ADC 的要求時鐘抖動估計值。例如，一個 70 dB SNR 的 ADC，輸入信號為 100 MHz，您可以計算得到 t_{JITTER_TOTAL} 的值為 503 微微秒。如果輸入 ADC 孔徑抖動為 150 微微秒，則由方程式2 可得到一個較高的外部時鐘抖動要求估計值。

 

               方程式 2

 

在方程式 2 中，t_JITTER-CLK為注入 ADC 時鐘的抖動，而 t_JITTER-ADC為 ADC 的孔徑抖動、時鐘振幅和斜率。繼續我們的估算，我們讓 t_JITTER-ADC 只與 ADC 的 150 微微秒內部抖動相等，并忽略時鐘振幅和斜率的影響。利用方程式2，t_JITTER-CLK 的高估值為 480 微微秒。

 

在本文中，我們只初步研究了改善高速 ADC 時鐘信號背后存在的一些問題。我們需要更多地關注時鐘振幅和斜率，因為它們影響系統抖動。另外，我們還需要知道如何實施低抖動時鐘電路的硬件部分。

 

在本文介紹的第二種時鐘設計之中，您需要認真關注幾件事情。時鐘抖動在 ADC 輸入頻率和實際時鐘抖動方面影響 ADC 的 SNR 性能。另外，不要總是相信時鐘器件廠商！在您轉向產品以前，請使用 ADC 廠商提供的評估板來測試您的時鐘源。您會對最終結果更為欣喜。

 

參考文獻：