1 MC-COMA調制解調的硬件實現(xiàn)
1.1 方案設計
根據(jù)MC-CDMA調制解調的基本原理，在本方案設計中將其調制過程劃分為符號復制、頻域擴頻、載波調制三個功能模塊，解調過程劃分為載波解調、解擴和頻域合并三個功能模塊。考慮到代碼的整齊和運算速度的要求，在設計中采用了流水線操作方式。
根據(jù)需求，本文設計方案的子載波數(shù)為32，擴頻碼由長度為32的OVSF碼發(fā)生器產生，通過設置OVSF碼發(fā)生器的參數(shù)，可以選擇32種不同的碼字中的一種進行擴頻來區(qū)分不同用戶的數(shù)據(jù)。各個模塊之間的時序關系通過ens等控制信號實現(xiàn)，前端模塊運算完成才觸發(fā)后端模塊，從而實現(xiàn)流水線操作。欲了解更多信息請登錄電子發(fā)燒友網(http://www.elecfans.com)
MC-CDMA調制所有程序模塊之間的關系和信號流程。其中MC-CDMA模塊為頂層模塊，第二行的三個函數(shù)為一級子模塊，第三行的函數(shù)為二級模塊。進入MC-CDMA調制器的數(shù)據(jù)符號首先經過N次復制，本文系統(tǒng)中N=32，Copy32子程序模塊即用于實現(xiàn)多載波調制中的符號復制功能。復制之后的數(shù)據(jù)送入頻域擴頻模塊sPreading，經由長度為32的OVsF碼序列進行擴頻處理后送入IFFT32運算模塊實現(xiàn)頻域到時域的變換，完成MC- CDMA調制。
1.2 頻域擴頻的實現(xiàn)
在擴頻通信系統(tǒng)中，其原理都是使用擴頻序列來擴展用戶的原始信號。在接收端，為了恢復原始信號，使用與發(fā)射端一樣的同步擴頻序列與收到的信號進行相關。MC-CDMA就是利用擴頻序列的互相關性進行多用戶通信的，擴頻序列在MC-CDMA系統(tǒng)中起著重要的作用。
1.3 FFT/IFFT的FPGA實現(xiàn)
本文中FFT/IFFT設計參考Altera公司FFTIP 核的數(shù)據(jù)手冊[2]，通過對IP核進行實際測試可知，有效數(shù)據(jù)要延遲于START信號4個時鐘周期輸入。而在本系統(tǒng)中，來自前端模塊的控制信號和有效數(shù)據(jù)是同步輸入FFT/IFFT變換模塊的，所以需要對輸入數(shù)據(jù)寄存4個周期。輸入數(shù)據(jù)緩沖模塊用來對輸入數(shù)據(jù)進行寄存。時序控制單元用于保證模塊中的時序對齊。FFT/IFFT運算單元是基于Altera公司的Altera Megacore IP核實現(xiàn)的。FFT/IFFT IP核的各個主要參數(shù)設置如表1所示。變換長度為32，采用并行流水線FO結構，為了節(jié)省slices資源的消耗，最大限度地選擇使用片內的塊RAM資源。表1給出了綜合得到的FFT&IFFT模塊的資源消耗情況，從綜合報告中可知，其最大執(zhí)行速度可以達到268 MHz。
2 系統(tǒng)綜述
2.1 系統(tǒng)驗證方案
基于以上所提出的2發(fā)3收MIMOMC-CDMA基帶系統(tǒng)發(fā)射機和接收機的設計方法，分別實現(xiàn)發(fā)射機和接收機的RTL代碼編寫工作并進行功能驗證之后，將發(fā)射機與接收機進行了聯(lián)合凋試，驗證了本文設計實現(xiàn)的2發(fā)3收MIMOMC-CDMA基帶系統(tǒng)的基本功能。
2發(fā)3收MIMO系統(tǒng)的信道處理過程類似于硬件仿真MIMO信道模塊，來自發(fā)射機2個發(fā)射端的信號xl，x2與信道矩陣相作用之后加入高斯白噪聲，得到3個數(shù)據(jù)：r1、r2、r3，送往接收機的3個接收天線端。接收機檢測算法是在假設2發(fā)3收MIMO信道矩陣的6個參數(shù)h11～h33己經被正確估計出來的基礎上進行的。系統(tǒng)聯(lián)合調試中的信道參數(shù)來自32個子載波的2發(fā)3收MIMOMC-CDMA的MATLAB仿真系統(tǒng)，首先得到仿真信道在每個載波上的參數(shù)，此時的信道參數(shù)為復數(shù)浮點數(shù)據(jù);之后在MATLAB環(huán)境中編寫一個將任意復數(shù)轉化為可設定點結構與位寬的十六進制數(shù)據(jù)的程序，將這些復數(shù)信道參數(shù)轉化為Verilog編碼能夠識別的十六進制數(shù)，本文實現(xiàn)中將這些信道參數(shù)轉化為位寬為16的十六進制數(shù)，其中實部、虛部分別以高8位和低8位表示。在這8位中，1位為符號位，另外7位為預設的信道參數(shù)的值，其中2位為整數(shù)位，5位為小數(shù)位。
2.2 系統(tǒng)時鐘管理單元設計實現(xiàn)
為了滿足同步時序設計的要求，一般在FPGA設計中采用全局時鐘資源馭動設計的主時鐘，以達到最低的時鐘抖動和延遲，本文中時鐘管理單元的實現(xiàn)亦遵從這一原則。本文設計的系統(tǒng)時鐘產生結構模塊共使用3個Altera公司的OCMIP核來產生品振時鐘的6種分頻，輸入時鐘在第一個DCMIP核模塊中經過一個IBIJFG后用來驅動第二個和第三個OCMIP核模塊。
2.3 系統(tǒng)驗證結果
仿真條件設定為：單位比特信噪比EbNo=4，系統(tǒng)帶寬B=20 MHz，OVSF擴頻碼字號K=31，采用ch=2時的信道參數(shù)組模擬信道，長信源隨機信號的長度為L=T×len=2 000×15=30 000，單用戶，AWGN信道。其中ErrorN為接收機統(tǒng)計所得的誤碼個數(shù)。圖1是采用QPsK調制方式時系統(tǒng)聯(lián)合調試的功能仿真結果，信宿模塊統(tǒng)計得到的誤碼比特數(shù)ErrorN為602，BER==602/30 000=0.020 067，接近EbNo=4時的仿真結果0.020 05。
隨著調制階數(shù)的增加，系統(tǒng)的性能會有所下降，高階調制對系統(tǒng)硬件的要求會更高。圖2為使用Altera Quartus II 6.0仿真平臺的綜合工具得到的系統(tǒng)所占用的芯片資源情況。仿真所用的芯片與DE2開發(fā)板上的芯片一致，均為Altera公司Altera CycloneII。因為對運算過程中涉及的乘法和復乘運算進行了簡化，并盡可能有效利用片內的定值模塊，極大地減少了資源消耗量。
本文首先提出了2發(fā)3收MIMO MC-CDMA基帶系統(tǒng)的系統(tǒng)聯(lián)合調試方案框架，使用硬件仿真MIMO信道模塊來實現(xiàn)發(fā)射機和接收機的連接，設計了跨6個時鐘域的系統(tǒng)時鐘管理單元來實現(xiàn)各個模塊之間的時鐘同步，并詳細介紹了時鐘管理單元的設計實現(xiàn)方法與功能仿真結果。對FPGA基帶系統(tǒng)進行聯(lián)合調試，并與MATLAB仿真結果相比較，驗證了發(fā)射機和接收機的功能，并將整個基帶系統(tǒng)的RTL代碼成功下載到DE2開發(fā)板的芯片上，調試成功。