摘  要: 介紹在QUATUSII環境下，采用FPGA可編程邏輯器件開發的電子密碼鎖，并利用狀態機（FSM）實現鍵盤消抖及系統主控模塊的行為控制，從實際工程設計角度闡述了系統所有模塊及其工作原理、軟件設計方法，提出了系統設計注意要點。研制中對主要模塊的程序進行了仿真，并對整機系統進行了實測，表明其功能滿足設計要求。
關鍵詞： 密碼鎖; 狀態機; FPGA; VHDL; QUATUSII

    隨著社會物質財富的日益增長，安全防盜已成為人們所關注的焦點。然而傳統機械彈子鎖安全性低，密碼量少且需時刻攜帶鑰匙使其無法滿足一些特定場合的應用要求,特別是在人員經常變動的公共場所，如辦公室、賓館、汽車、銀行柜員機等地方。由于電子密碼鎖具有語音提示、防盜報警、易于系統升級與功能擴展的優勢，越來越受到人們的青睞。目前使用的電子密碼鎖主要有兩個方案：一是基于單片機用分立元件實現的，二是通過現代人體生物特征識別技術實現的，前者電路較復雜且靈活性差，無法滿足應用要求；后者有其先進性但需考慮成本和安全性等諸多因素。基于此，本文設計了一種新型電子密碼鎖，采用FPGA芯片，利用先進的EDA技術、ALTERA公司的QUATUSII軟件開發平臺進行設計。系統采用VHDL硬件編程語言對系統建模，并利用狀態機(FSM)實現對消抖電路及主控模塊的設計[1]。
1 系統功能描述
    本設計主要實現以下六個功能：
    (1)初始密碼設置:系統上電后輸入4位數字并按“*”后密碼設置成功系統進入上鎖狀態。為了實際需要，系統另設置了一個4位數的優先級密碼，當用戶忘記密碼或被他人更改密碼后，可以用優先級密碼清除所設密碼。
    (2)密碼更改：為了密碼安全及避免誤操作，只能在開鎖狀態下先輸入舊密碼后才能更改系統密碼，然后輸入4位新密碼后按“*”。
    (3)解鎖：輸入密碼或優先級密碼后按“#”，系統即解鎖。
    (4)密碼保護：密碼輸入錯誤時，系統自動記錄一次錯誤輸入，當錯誤輸入次數等于3次時，系統報警并使鍵盤失效5分鐘，以免密碼被盜。
    (5)清除輸入錯誤：當輸入數位小于4位時可以按“*”清除前面所有的輸入值，清除為“0000”。
    (6)系統復位：按“*”和“#”后系統即復位到初始狀態。考慮到實際情況，系統只在密碼更改狀態和系統初始狀態下才能復位。
2 系統設計思路
    本文采用自頂向下的模塊化設計方法，先對系統級進行功能描述，再進行功能模塊的劃分，最后分別對各個子模塊進行VHDL建模。所設計的電子密碼鎖系統結構如圖1所示。  

2.1 時鐘產生模塊
    此模塊主要功能是產生時鐘信號和鍵盤掃描信號。主要產生三個時鐘信號(16 Hz、64 Hz、100 kHz)，分別為系統各個功能模塊提供時鐘驅動信號。其中鍵盤掃描模塊包括在時鐘產生模塊中，用來產生掃描信號。由于要產生多個時鐘信號，因此該模塊的VHDL程序分別用三個進程來處理。
　密碼輸入一般采用機械式和觸摸式兩種鍵盤。由于機械式鍵盤具有成本低、結構簡單、可靠性高、應用廣泛等優點，本設計采用機械式3×4鍵盤矩陣。其按鍵分布及鍵值編碼如圖2所示。其中‘*’、‘#’為多功能組合鍵。鍵盤掃描電路用來產生掃描信號KH[3..0]，其按照1110-1101-1011-0111...的規律循環變化,并通過KC[2..0]來檢測是否有鍵按下。例如，當掃描信號為1011時,鍵6、7、8所對應的行為低電平，此時若8鍵被按下，則KC2為低電平，KC[2..0]輸出為011。如果沒有鍵被按下，則KC[2..0]輸出為111。其他鍵也是類似原理。特別值得注意的是鍵盤掃描電路掃描時鐘的確立，如果掃描時鐘不合適，將產生鍵按下時反應太慢，或KC[2..0]產生錯誤的輸出。一般為20 Hz，本設計通過實驗證明掃描時鐘取16 Hz較為合適。

2．2 按鍵消抖模塊
    本設計采用機械鍵盤，其缺點是易產生抖動，因此鍵盤輸出KC[2..0]必須經過消抖電路后才能加入到鍵盤編碼模塊，以避免多次識別。此模塊采用狀態機設計，其狀態轉換圖如圖3所示。只有當連續檢測到3次低電平輸入，模塊才輸出一次低電平。消抖電路的時鐘選擇很關鍵，選擇不當則不能正常工作。因為鍵盤掃描電路的時鐘是16 Hz且掃描信號為4組循環輸出，所以消抖電路要能夠在4個鍵盤掃描時鐘內檢測出是否有鍵按下就必須設置其時鐘信號至少為鍵盤掃描時鐘的4倍。本設計采用64 Hz作為消抖模塊的時鐘驅動信號，實驗證明能達到設計要求。

2.3 鍵盤編碼模塊
    上述的鍵盤中可分為數字鍵和功能鍵，其中數字鍵用來輸入數字，但鍵盤所產生的信號KC[2..0]并不能直接用于鍵盤輸入處理模塊，因此必須由鍵盤編碼電路對數字按鍵的輸出形式進行規劃。同時多功能鍵‘*’、‘#’也分別被規劃為“1010”和“1011”。另外，在系統規劃時，也將系統復位電路規劃在此模塊內，復位信號是由鍵盤編碼模塊和系統主控模塊輸出的系統復位輔助信號mm共同作用產生，從而實現只能在密碼更改狀態和系統初始狀態下才能進行系統復位，確保系統安全可靠。
2.4 按鍵輸入處理模塊
    按鍵輸入處理模塊用來儲存每次按鍵產生的值，以免覆蓋前面輸入的數據，此模塊使用串行移位寄存器對依次輸入的4位十進制數字進行存儲。按鍵輸入超過4位時，后面的輸入將被忽略。
2.5 顯示模塊
    為了節省I/O管腳和芯片內部資源，本設計采用動態掃描的方法進行顯示。模塊用100 kHz時鐘信號和人眼的視覺暫留效應使4位數碼管看起來像是同時點亮。圖4是根據VHDL代碼所繪制的顯示模塊框圖。其中多路數據選擇器是由按鍵次數（NC）控制選擇哪一個數碼管和哪一組輸入數據。

2.6 系統主控模塊
    此模塊是系統的核心控制模塊，系統的所有控制行為都是由它完成的，采用狀態機（FSM）來描述系統的控制行為。由于多進程編程狀態機的輸出是由組合電路發出的，因此在一些特定情況下容易產生毛刺現象。如果這些輸出信號被用作時鐘信號，則極易產生錯誤的驅動。因此本設計采用單進程來實現狀態機，其優勢是由時序器件同步輸出，輸出信號不會出現毛刺現象，從而很好地避免了競爭冒險的發生。缺點是與多進程狀態機相比，輸出信號要晚一個時鐘周期[2]。通過反復試驗在VHDL編程時將輸出信號與狀態轉換同步進行，從而很好地解決了輸出信號滯后的問題。圖5為主控模塊的狀態轉換圖。其中S0為系統上電初始化狀態，也是系統復位后所轉入的狀態。此狀態下系統未設置密碼。本設計設置S0狀態的另一主要原因是考慮到一個完備的狀態機(健壯性強)應該具備初始化狀態和默認狀態。當芯片加電或者復位后，狀態機應該能夠自動將所有判斷條件復位，并進入初始化狀態。但需要強調的是，大多數FPGA有GSR(Global Set/Reset)信號，當FPGA加電后，GSR信號拉高，對所有的寄存器，RAM等單元復位/置位，這時配置于FPGA的邏輯并未生效；不能保證正確地進入初始化狀態。所以使用GSR企圖進入FPGA的初始化狀態，常常會產生種種不必要的麻煩[3]。S1為上鎖狀態，S2為解鎖狀態，S3為解鎖錯誤次數記錄狀態，S4為系統報警狀態，S5為開鎖狀態，S6為密碼更改狀態。以S5狀態為例給出S5狀態的VHDL代碼:
    When s5=>
        clr_nc<=‘0’;
        MMA<=‘0’;
        ED<=‘1’;
        EA<=‘1’;
        EB<=‘1’;
        alarma<=‘0’;
        unen_keya<=‘0’;
        if NC=4 and keyout_fun="1011" then
            if REGS=ACC or PW=ACC then
                states<=s1;
                clr_nc<=‘1’;
            else
                clr_nc<=‘1’;
            end if;
        elsif NC=4 and keyout_fun="1010" then
        --transfer to the state of changing PW-
            if REGS=ACC or REGS<=PW then
        --after entering the right previous PW.
            states<=s6;
            clr_nc<=‘1’;
        else
            clr_nc<=‘1’;
        end if;
    end if;

3 主要功能模塊的仿真
    圖6是鍵盤編碼模塊的時序仿真圖。其中信號mm是主控模塊，用來限制復位條件，即只在S0和S6狀態下產生復位信號RR；信號rst_key和unen_key共同控制鍵盤，也是來自主控模塊；sn是模塊輸出信號，為高電平時表示有數字鍵被按下；sf為高電平時表示有功能鍵被按下。從仿真圖上可知，模塊設計滿足要求。

　圖7是主控模塊的時序仿真圖。其中信號NC等于4表示連續輸入了4個數字，信號nn記錄密碼輸入錯誤次數。由圖可知，系統初始狀態為S0，設置密碼后為S1，經過3次輸入錯誤的密碼時系統進入S4，再輸入密碼后返回S1。在S1時輸入密碼后經過S2進入開鎖狀態S5，再輸入密碼后則進入密碼更改狀態S6，然后設置新密碼，設置成功后返回S1，滿足系統設計要求。在S6時，系統新密碼要在S5轉入S6后的下一時鐘上升沿時才被系統接受，這主要是因為在S5轉S6狀態時需要輸入舊密碼或優先級密碼進行確認的原故。在工程實踐中，考慮到實際按鍵要比系統時鐘慢，所以在此期間，不可能輸入4位數字,因而系統不會出現密碼遺漏的問題。而其他狀態下，輸出信號與狀態轉換是一致的，這樣就克服了輸出信號比多進程晚一個時鐘周期的缺點。

    本文介紹了在FPGA可編程邏輯器件上利用狀態機（FSM）實現的電子密碼鎖，從實際工程設計角度闡述了其工作原理、系統結構、軟件設計方法、系統調試及設計注意點。實現了對密碼設置、密碼更改、上鎖、解鎖、密碼防盜報警等功能。文中對主要模塊的程序進行了時序仿真，并在FPGA（EP1C6Q240C8）上下載實現，仿真與實測結果都表明該密碼鎖滿足功能設計要求，且系統工作穩定。此電子密碼鎖是以實際需求為出發點來完成研制的，具有很好的實用價值和市場前景。
參考文獻
[1]  吳海濤,梁迎春.基于狀態機的語音電子密碼鎖設計[J]. 電子工程師，2007，33(4):78-80.
[2]  潘松，黃繼業. EDA技術與VHDL[M]. 北京：清華大學出版社，2005.7
[3]  EDA先鋒工作室，吳繼華，王誠.Altera FPGA/CPLD設計(高級篇)[M].北京：人民郵電出版社，2005.7