引 言
隨著微電子技術的不斷發展，超大規模集成電路的集成度和工藝水平不斷提高，將整個應用電子系統集成在一個芯片中(SoC)，已成為現代電子系統設計的趨勢；以往高復雜度、高成本的嵌入式系統結構能夠通過低成本的單片芯片實現。另一方面，復雜可編程邏輯器件(CPLD)和現場可編程門陣列(FPGA)集成度和速度不斷提高，功能不斷增強，開發人員可以使用高性能的EDA綜合開發工具和硬件描述語言(HDL)在短時間內設計出復雜的電子應用系統。目前，嵌入式系統已經在各行各業得到廣泛應用。工控、通信、汽車、航空航天以及軍事等各個領域都能看到嵌入式系統的身影，而微控制器(MCU)則是嵌入式系統的核心。
1 精簡指令集計算機(RISC)
1.1 RISC的結構特征和設計原則
精簡指令集計算機具有單周期單指令，存儲器到寄存器的操作，簡單的尋址方式和簡單的指令格式的結構特征，其設計原則為：
① 選擇使用頻率高的指令，補充少量高效指令；
② 指令的結構簡單，所有指令長度相等；
③ 采用流水線技術，盡量使CPI = 1；
④ 使用Load/Store操作指令訪問存儲器；
⑤ 采用通用寄存器(GPR)結構；
⑥ 優化編譯，提高執行效率。
1.2 性能因子CPI和執行時間
性能因子是指微控制器每條指令的平均時鐘周期數CPI（Cycles Per Instruction），執行時間是微控制器性能的主要指標。在影響t的三個因素中，時鐘頻率取決于硬件技術；CPI與指令集和MCU的組成結構有關；而指令數由指令集和編譯技術決定。要使微控制器的性能得到提高，優化指令集、減少程序的總指令數和降低CPI值是設計主要考慮的問題。
2 微控制器的系統結構
圖1所示的微控制器主要由以下幾個模塊組成：
① PROM程序存儲器單元(Program ROM)。程序存儲器容量為2K×16位。系統復位后，程序計數器PC指向程序存儲器000H單元，程序從000H處開始執行。
② IDEC指令譯碼單元(Instruction Decoder)。指令譯碼器對輸入的16位寬指令進行譯碼，輸出寄存器、數據存儲器的地址和讀/寫控制信號。
③ ALU算術邏輯運算單元(Arithmetic Logic Unit)。ALU單元是MCU數據處理的核心部分，數據寬度為8位，具有加、減、邏輯運算和移位功能。ALU單元有2個8位的數據輸入和1個8位數據輸出，1位進位輸入，1位進位標志輸出和零標志輸出。運算操作碼輸入為4位，由譯碼單元提供。
④ REGS寄存器單元(Register)。1組16個8位寄存器，用于數據的高速存取。寄存器組具有2個數據輸出端口和1個數據輸入端口，讀和寫地址分開，可同時進行讀/寫操作。
⑤ DRAM數據存儲器單元(Data RAM)。包含4段共512字節(每段128字節)的數據存儲器，直接尋址能力為128字節，間接尋址能力為256字節，由程序狀態控制寄存器PSW的高2位控制段選地址。
⑥ CTRL控制單元(ControlUnit)。整個MCU的控制中心，主要控制流水線操作、數據總線的控制和程序計數器的轉移。另外，還包括中斷、計數器和堆棧控制。
⑦ 其它。定義了1組數據輸入端口、2組數據輸出端口，數據位寬均為8位；2個外部中斷輸入INT0和INT1；1個8位計數器TIMER；7級程序堆棧Stack，可實現7級子程序調用；1個8位的程序狀態控制寄存器PSW。
3 流水線技術
3.1 三級流水線結構
微控制器采用取指(IF)、執行(EX)、回寫(WB)三級流水線結構，如圖2。各階段的主要功能為：
取指級——從程序存儲器中取出一條指令，同時進行指令譯碼，準備寄存器、存儲器的讀地址，讀/寫控
制信號；
執行級——數據輸入ALU單元運算，同時準備寄存器或存儲器的寫地址；
回寫級——將ALU輸出的運算結果寫入寄存器或存儲器中。
3.2 流水線競爭及解決
控制競爭，由程序PC 指針值的改變引起。當執行跳轉指令時，PC指針值要到執行級才能改變，這將會使下一拍的取指操作出錯。這時必須由硬件插入一條空操作NOP指令，等待PC指針的值改變后再取下一條指令。
數據競爭，由指令間數據相關引起。存儲器訪問存在先寫后讀相關（read after write），前一條指令的寫操作要到回寫級才能完成。若緊接的下一條指令需要讀取同一地址的內容時，必須使用旁路(bypassing)技術，從ALU的輸出結果直接反饋到ALU的輸入端供下一條指令的執行級使用。
4 指令集和指令格式
微控制器指令長度為16位定長，操作碼采用可變長結構。操作碼長有4位（立即數運算）、5位（跳轉，寄存器－存儲器運算）或8位（寄存器－寄存器運算）。支持的指令覆蓋了最基本的MOV、ADD、SUB、AND、OR、 XOR指令，以及移位、各種跳轉指令等。指令集中可不含清零、取反、自增和自減指令，因這些指令可由AND、 XOR、ADD、SUB指令代替。在51系列單片機中, 累加器的清零、取反、自增和自減運算（單周期）比累加器－立即數的邏輯運算（雙周期）快；而在實現了單周期單指令的RISC微控制器中，可用相應的邏輯運算指令實現寄存器的清零、取反、自增和自減操作，對性能沒有影響。
5 邏輯綜合、仿真和硬件實現
所有模塊均在Altera 公司的Quartus II 2.1上進行邏輯綜合、仿真測試通過，并在支持存儲器的 FLEX10KE系列FPGA器件上驗證實現。邏輯綜合結果為969個LE數(Logic Elements)。以下是一簡單程序，仿真波形如圖3。
000: ADD R1,#01H ;指令為1101H，R1對應Pb輸出
001: MOV R2,Pa ;指令為FE62H，R2對于Pc輸出
002: JMP 000H ;指令為C000H，循環跳轉
從仿真波形上可以清楚看到程序執行時PC指針的改變、Pb口自增及Pa口的數據傳到Pc口的過程，也可大致看出程序的取指、執行、回寫三級流水的執行過程。同時還可看到在執行跳轉指令JMP后自動插入一條空操作NOP指令（FFFFH）。
結 語
從邏輯綜合與仿真測試的結果看，該微控制器完全達到了設計指標。設計的關鍵是三級流水線的實現和數據總線的控制。設計使用Verilog 語言描述，可讀性好，易于增減資源和修改功能，可方便地應用于嵌入式系統中。由于時間倉促和水平有限，許多問題未能考慮，不足之處懇請讀者賜教。