隨著設計復雜度的提高和邏輯設計工藝尺寸的縮小，前端設計人員面臨著越來越多的設計挑戰，這些挑戰為已經非常緊張的設計工期帶來了更多的風險: 器件對低功耗的需求、日益擴大的設計與驗證之間的脫節、以及邏輯－物理建模鴻溝等等。目前，設計團隊只能通過一種串行的、特定的、高重復性的方法來解決這些問題。

　　總之，這些設計挑戰嚴重影響了設計進度的可預測性，并加劇了產品開發的易變性。因此，邏輯設計人員急需一種全新的設計方法來高效地設計、驗證和實現RTL模塊和芯片級設計。同時，這種并發的、具有高度可預測性的流程不應破壞現有設計和驗證過程。

　　“快速上市的壓力加上日益增長的設計復雜性，帶來了很多挑戰。將邏輯設計團隊采用的可靠的前端驗證和實現技術與系統仿真完美結合，讓我們能夠不斷跟上復雜的變化。 我們的項目團隊能非常好地利用這種前端和系統方法的結合, 降低了總產品風險，并提升了從系統架構計劃到邏輯設計和驗證到系統級閉合的執行效率。

　　Jerry Alston,

　　高級副總裁

　　QLogIC Corporation 

　　Cadence Logic Design

Team Solution能夠將原來由邏輯設計人員進行的早期驗證和前端物理實現任務結合到一套以目標為導向的子流程中。這個集成設計環境包含了很多業界首創的設計方法，如自動實現面向設計目標的并行管理。該解決方案組成如下：

　　· Design Management — 提供一個自動化的計劃和以指標為導向的管理解決方案，并依據功能性、性能、功耗、尺寸和工期等方面的要求對設計進展進行跟蹤，帶來前所未有的從計劃到閉合的可預測性。

　　· Design with Verification — 以集成的方式為設計團隊提供前期的設計驗證和功耗管理， 包括基于斷言的形式分析解決方案、自動模擬、加速和驗證管理。該解決方案為多語言設計環境，支持SystemVerilog。

　　· Design with Power — 為邏輯設計人員提供業界首創的具有功耗意識的設計和驗證解決方案，具有集成化和易于管理的特點。它能實現低功耗設計結構的邏輯確認，提高設計質量和設計人員的生產力。

　　· Design with Test — 與邏輯設計過程無縫集成，有助于最小的重復性為納米級工藝技術開發出高質量的測試基礎架構。

　　· Design with Physical — 借助在邏輯設計環境中實際使用的物理實現引擎來進行精確的時序估計，從而減少邏輯－物理迭代次數。

　　· Design Logical Signoff — 對靜態時序、等效和時序約束進行整體的后端檢查，有助于提高前端設計收斂的可預測性和可靠性。

　　“在Kawasaki微電子，我們依靠Encounter測試技術進行深亞微米器件的設計和制造，這些器件是我們所在的低功耗消費產品和高性能信息技術市場不可或缺的。Cadence Logic Design Team Solution的成效極其設計和測試方面都讓我們非常滿意。它在可測試性和綜合、驗證、時序分析之間的高度集成和配合將會進一步加快我們的產品上市時間，減少設計反復性，提高上市產品的質量，并提高成品率。”

　　Yoshito Muraishi,

　　CAD 開發主管

　　Kawasaki Microelectronics, Inc. 

　　Cadence Logic Design Team Solution 是一種能夠對前端設計提供早期、全面并行的以指標為導向的設計管理方案。該解決方案的構建模塊將為Encounter平臺的邏輯設計團隊量身定制的產品和Incisive平臺的Incisive Design Team產品系列相集成。這些技術可與Incisive Enterprise產品系列集成以實現多領域協同驗證，其后端實現流程還能與Encounter數字設計平臺的產品實現無縫集成。

　　通過將這些先進的技術緊密集成起來，Cadence公司為前端設計過程帶來了一場革命。邏輯設計人員們能夠更早地應對各種設計挑戰，減少設計迭代次數，提高團隊生產力，降低項目進度的不確定性和風險。