目前基于FPGA和DSP結構的軟件無線電技術被廣泛應用在數字接收機設計中，雷達接收機領域的數字化技術也在日趨發展，如何借助數字化的軟硬件優勢設計出易實現、靈活，并滿足不同性能指標和目的的數字接收機成為工程設計的焦點。本文結合某連續波測速雷達數字接收機的設計實現，給出了一種基于模塊化的FPGA設計方案，并在此基礎上重點討論了信號處理模塊的設計。

　　1 雷達接收機概述

　　雷達接收機的任務是通過適當的濾波將天線上接收到的微弱高頻信號從伴隨的噪聲和干擾中選擇出來，并經過放大和檢波后，送至顯示器、信號處理器或由計算機控制的雷達終端設備。雷達接收機可以按應用、設計、功能和結構等多種方式來分類。但是，一般來說可以將雷達接收機分為超外差式、超再生式、晶體視放式和調諧高頻式等4種類型，其中超外差式雷達接收機具有靈敏度高、增益高、選擇性好和適用性廣等優點，實際中在很多的雷達系統中都獲得應用。超外差式雷達接收機的簡化方框圖如圖1所示。

  　2 數字中頻接收機原理

　　由于受器件水平的制約，數字接收技術目前還難以在射頻頻段直接實現，一般在中頻進行數字化。目前所說的數字測速即是利用中頻數字鎖相環來完成多普勒頻率的提取及測量。數字中頻接收機主要由數字化正交處理單元、數字載波鎖相環和自動增益控制(AGC)環組成。

　　中頻經A／D采樣后的數字信號與數控振蕩器(NC0)產生的數字正交信號分別進行數字混頻，各經過FIR數字低通濾波器，得到I、Q兩路數字窄帶信號。I、Q兩路信號分別作為數字信號的實部和虛部，做FFT分析，估算出多普勒信息，輸出頻率控制碼控制NCO輸出，實現快速載波頻率引導。I路信號再經過低通濾波器(LF1)完成數字濾波，控制NCO的輸出頻率，從而構成數字鎖相環，在頻率引導成功后實現對載波信號的快速捕獲與跟蹤。環路鎖定后從環路濾波器輸出可以提取出多普勒信息。Q路信號經過一個低通濾波器(LF2)，通過I、Q提取輸入信號的幅度信息，實現信號的AGC控制。

　　3 模塊化設計在FPGA的具體應用

　　本接收機主要功能是完成連續波雷達的測速和測角任務，設計時在保證指標的前提下，貫徹簡潔至上的原則；并且盡量采用先進、成熟的數字處理技術和軟件無線電技術，貫徹模塊化、通用化、系列化、組合化設計原則，確保系統先進、穩定、可靠。中頻數字接收機是整個接收機部分的核心，設計時遵循簡潔、靈活的特點，盡量減少硬件電路的功能，使其結構簡潔，降低設計和實現的難度，而把復雜的處理交由軟件完成。

　　3．1 FPGA模塊組成

　　FPGA是整個數字中頻接收機的通信樞紐，同時還參與部分信號處理工作，FPGA由時鐘產生模塊、時間解碼模塊、信號處理模塊和通信控制模塊四部分組成，分別完成四大基本功能，如3．2節所述。

　　3．2 FPGA各個模塊的基本功能

　　3．2．1 時鐘產生模塊

　　時鐘產生模塊利用系統基準信號為整個系統提供時鐘信號，保證系統的同步運行，具體如下：為ADC提供采樣信號；為DSP提供時鐘信號；為信號處理模塊提供時鐘信號；為時間解碼模塊提供時鐘信號；為通信控制模塊提供時鐘信號。其中，后3類時鐘信號為FPGA內部信號，無需輸出。

　　3．2．2 時間解碼模塊

　　時間解碼模塊利用時間碼信號和時鐘產生模塊送來的時鐘信號為整個系統提供時間信息和時基信號，保證系統在時間上的同步運行，具體如下：接收時間碼信號，解碼得到時間信息；產生與時間碼信號對準的時基信號。

　　3．2．3 信號處理模塊

　　信號處理模塊接收ADC數據，完成信號處理，包括以下內容：信號的下變頻處理；信號的濾波抽取處理。

　　3．2．4 通信控制模塊

　　通信控制模塊其外部完成與DSP單元、外部設備的通信；其內部完成與時鐘產生模塊、時間解碼模塊、信號處理模塊的通信。

　　3．3 FP6A各個模塊設計原理及解決方法

　　3．3．1 各模塊組成

　　(1)時鐘產生模塊。時鐘信號的產生利用PLL和分頻器，對基準信號進行處理得到，設計時應注意ADC采樣信號同相，同時保證信號處理模塊時鐘信號和FPGA接收的ADC數據相差要求的固定值。

　　(2)時間解碼模塊。時間解碼模塊由編碼器、解碼器和分頻鏈組成，時間碼解碼器的主要作用是譯碼得到秒信號和時間信息，分頻鏈路的主要作用是產生與譯碼秒同步的分頻信號。

　　(3)信號處理模塊。信號處理模塊由A、B兩個通道組成，兩個通道結構相同，分別處理兩個點頻的中頻信號；每個通道又由和信號和差信號兩個子通道組成，兩個子通道都是數字下變頻器(DDC)，其結構相同，分別處理和／差兩路信號。原理框圖如圖4所示。

　　對于每個通道而言，和信號的處理結果分為一次抽取結果和二次抽取結果(每個結果又包含同相和正交兩路)，分別用于信號頻譜識別和環路跟蹤；差信號的處理結果為二次抽取結果，同相和正交兩路信號分別對應于方位和俯仰角誤差信號。