??? 摘 要： 給出了一種V-BLAST" title="V-BLAST">V-BLAST檢測算法的FPGA實現方案，該算法基于Greville求偽逆的方法。設計主要考慮了流水線操作" title="流水線操作">流水線操作和并行度處理。算法在Xilinx公司的Vertex Ⅱ Pro系列FPGA中實現，在B3G TDD MIMO OFDM系統硬件平臺上進行了驗證，性能良好。
??? 關鍵詞： FPGA；V-BLAST；MIMO；流水線操作
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??? MIMO(Multiple Input Multiple Output）技術利用多根天線，在不增加帶寬和發送功率的情況下，可以成倍地提高信道容量。文獻[1]證明，信道容量會隨著天線數目的增加而線性增加。OFDM 技術能高效地利用頻譜資源并有效地對抗頻率選擇性衰落。MIMO和OFDM的結合可以克服頻率選擇性衰落、增加系統容量、提高頻譜利用率，成為4G中的關鍵技術之一。
??? V-BLAST(Vertical-Bell Laboratory Layered Space- Time)是Foschini等[2]提出的一種垂直分層空時碼，它利用空間維度大大提高了傳輸速率，被廣泛地應用于MIMO系統中。其檢測算法也受到了國內外研究學者的關注[3]-[5]。?FPGA具有開發周期短、設計靈活等優點，將V-BLAST檢測算法在FPGA中實現驗證，成為未來移動通信實驗系統采用的一種方式。
1 系統模型
??? 圖1給出了V-BLAST OFDM系統的原理框圖（M、N分別表示發送和接收天線數，N≥M），包括信道編碼、交織、調制、IFFT、FFT、信道估計、V-BLAST檢測、解調、解交織、信道解碼等功能模塊。
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??? 假設向量a(k)=(a1(k)，a2(k)，…，aM(k))T表示OFDM符號第k個子載波的M維向量(k=0，1，…，N-1)，則相應的N維接收信號向量可表示為：
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其中，H(k)=(hij(k))N×M為第k個子載波上的N×M維的復信道矩陣，其中hij(k)代表第j個發送天線到第i個接收天線間的信道轉移特性；n(k)=(n1(k)，n2(k)，…，nN(k))T為第k個子載波上的N維加性復高斯噪聲向量，其均值為零。
??? V-BLAST檢測算法是在接收端對接收信號進行處理以恢復發送信號。對應以上的系統模型，檢測模塊接收信道估計模塊輸出的信道信息H和用戶信息r，根據公式(1)檢測出發送信號a。
??? V-BLAST OFDM系統在每一個子載波上，都是一個窄帶的V-BLAST系統，因此在每個子載波上可以應用標準的V-BLAST檢測算法獨立進行信號檢測。
2 算法分析
??? 算法所涉及的各符號含義如下：
??? Hj代表H的第j列；Bk=(HM、HM-1，…，HM-k+1)代表H的后k列的逆序排列；
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代表將H的第k1，k2，…，ki列置零后得到的矩陣；
行，即對應第i根發射天線的迫零向量；
??? H′代表H經過重新排列后得到的矩陣；(·)T表示矩陣的轉置；(·)H表示矩陣的共扼轉置；(·)+表示矩陣的Moore-Penrose偽逆；Q=(·)表示判決操作；
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表示對矩陣（矩陣的列數為total_num）的列向量按列向量的范數降序排列，其中
表示返回的排列結果；
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給定的順序進行排列。
2.1 算法描述
??? 根據運算復雜度和性能的綜合考慮，本文所設計實現的V-BLAST檢測算法為文獻[5]提出的基于Greville遞歸求偽逆和分層空時相結合的次優算法。算法首先對最強的信號解碼，然后在接收到的信號中減去這個最強的信號，再對剩余信號中的最強信號解碼，再減去這個信號，這樣依次進行，直到所有的信號都被譯出。具體步驟如下：
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2.2 算法的實現分析
??? 算法的實現主要包含以下三個方面：
??? (1)排序：通過乘加運算得到矩陣的列范數，然后根據列范數的大小進行排序得到矩陣H′。由于列范數需要與檢測算法恢復的發送信息y同時輸出給V-BLAST檢測之后的軟解調模塊，因此排序過程中求得的列范數需要存儲一定的時間。
??? (2)獲取迫零向量：獲取迫零向量是一個循環迭代的過程，且每次循環
都具有不同的維數。由于最后一次循環求出的迫零向量需要最先給譯碼運算，因而為了配合時序，需要存儲先計算出的迫零向量。當k等于M時，
不需要計算。
??? (3)譯碼：譯碼過程需將計算出的M個y信號轉換成排序之前的順序，然后和列范數一同輸出給系統的軟解調模塊。當k等于M時，
??? 表1給出了算法在實現中的復雜度。
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3 算法的實現設計
??? 根據算法的特點，將實現設計分為5個功能模塊：輸入模塊、輸出模塊、頂層控制模塊" title="控制模塊">控制模塊、排序迫零模塊和譯碼模塊。由于算法較為復雜，運算較多，為達到速度的要求，在設計中采用流水線操作進行并行處理，將各功能模塊再分為若干子功能模塊，具體的功能模塊框圖如圖2所示。
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3.1 輸入輸出模塊
??? 輸入輸出模塊是與系統其他功能模塊的接口。輸入模塊接收信道估計給出的信道矩陣H和用戶信息r，送入FIFO進行緩存。當接收一定數據量后，向頂層控制模塊發出指示信號flag_start，等待FIFO的讀使能信號。輸出模塊接收排序迫零模塊輸出的M個列范數和譯碼模塊輸出的M個y信號，對齊時序后輸出給系統中的軟解調模塊。
3.2 排序迫零模塊和譯碼模塊
??? 排序迫零模塊和譯碼模塊均包含若干子模塊，分別完成公式(1)～公式(11)和公式(12)～公式(17)的運算。各子模塊間的數據傳遞較多，將每個子模塊設計成一個流水單元以便時序的控制與調整。圖3為排序迫零模塊中流水線操作的示意圖。
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??? 系統一幀發送符號數據的數量及一個H矩陣對應的用戶信息量r是根據系統幀結構設計的不同而不同。設H與r的數量對應關系為1: n，則譯碼模塊的處理速度應為排序迫零模塊的n倍，從而使得譯碼模塊成為整個算法實現的瓶頸。為了達到處理速度的要求，排序迫零模塊和譯碼模塊分別采用不同長度的流水線單元和時鐘頻率，并根據流水線長度選擇不同大小的計數器，用以標記流水線單元。
??? 排序迫零模塊和譯碼模塊是檢測算法的核心，集中了大量的運算。其中除法運算采用查表的方式可以提高運算速度，對加法器和乘法器" title="乘法器">乘法器的復用可以減少資源的利用。
3.3 頂層控制模塊
??? 檢測算法較復雜，設計頂層控制模塊便于控制各模塊間的時序關系。輸入模塊發出指示信號flag_start后，頂層控制模塊立即發出en_rd_h使能信號讀取FIFO中的信道矩陣H，每次連續讀取N×M個時鐘周期，同時向排序迫零模塊發出start_h信號，用以觸發該模塊的流水線操作。直到排序迫零模塊輸出第一組M個迫零向量后，頂層控制模塊發出en_rd_r使能信號讀取FIFO中的用戶信息r，每次連續讀取N個時鐘周期，同時向譯碼模塊發送start_r信號，用以觸發此模塊的流水線操作。譯碼模塊將一組M個y信號檢測完畢后，控制模塊發出指示信號flag_out，通知輸出模塊一并輸出列范數和檢測信號y。圖4為各控制信號的關系圖。
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4 仿真與驗證
??? 算法的實現首先要考慮每步數據定點運算" title="定點運算">定點運算的Q值（即小數位和整數位的位寬）。COSSAP平臺上仿真了算法定點運算的性能，根據仿真結果確定算法實現各部分運算的Q值。圖5給出了定點和浮點仿真的性能對比圖。仿真結果表明，定點運算帶來的性能損失很小。
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??? 基于以上部分提出實現設計方案。本文應用軟件設計平臺ISE 6.3，仿真工具ModelSim 6.0，采用Xilinx公司的Virtex-II Pro系列的XC2VP70 FPGA芯片實現了4發4收的V-BLAST檢測算法。該系列的FPGA包含Block SelectRAM，18bit×18bit硬件乘法器等定制模塊，對這些模塊的利用可以減少片內邏輯資源的占用。
??? RTL級的仿真波形如圖6。從左往右，第一、二個光標分別指示了排序迫零模塊和譯碼模塊的流水起始時間，第三個主光標指示了算法輸出信號的起始時間。FPGA實現占用了10 136個slices，2個全局時鐘，56個18bit×18bit硬件乘法器，39個Block SelectRAM。
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??? 該FPGA實現在B3G TDD MIMO OFDM系統中的驗證，使該系統的峰值速率達到了122Mb/s，頻譜利用率7.1(b/s)/Hz，具有較好的誤碼性能。
??? 本文給出了基于Greville求偽逆方法的V-BLAST檢測算法在FPGA中實現的設計方案，主要考慮了流水線操作和并行度處理。該方案對其他MIMO檢測算法的FPGA實現具有一定的參考作用。對算法實現的各步定點運算的Q值進行了仿真確認。FPGA實現最后在B3G TDD MIMO OFDM系統硬件平臺上進行驗證，性能良好。
參考文獻
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[5] 陶小峰，俞追專，秦海燕，等.V-BLAST的次優譯碼[J].電子學報，2003，31(5)：703-706.
[6] 李亞卓，王勇，張平.B3G/4G TDD試驗平臺框架及研究現狀[J].移動通信，2006，(10)：41-45.