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基于Cerebrus的Genus+Innovus流程的功耗面積優(yōu)化

電子技術(shù)應(yīng)用

汪鋒剛1，晉亞緊1，周國華1，2，劉宇崢3

1.深圳市中興微電子技術(shù)有限公司后端設(shè)計部； 2.移動網(wǎng)絡(luò)和移動多媒體技術(shù)國家重點實驗室；3.上海楷登電子科技有限公司

摘要： 對于性能功耗面積（PPA）的追求已成為IC芯片設(shè)計的共識，尤其是發(fā)展到先進工藝節(jié)點，PPA已成為IC設(shè)計綜合性能的重要指標，尤其是對于大型SoC芯片中clone很多次的模塊，對于PPA的追求變得更加極致。介紹了基于Cadence公司的Genus工具和Cerebrus 工具，通過綜合階段與后端PR各個階段的優(yōu)化，共同提升PPA的優(yōu)化方案。最終結(jié)果顯示，在時序及DRC基本收斂的情況下，使用Cerebrus工具相比Innovus可以使功耗降低3.5%，面積降低3.1%，使用Genus+Innovus流程可以使功耗降低6.4%，面積降低8.5%，極大地降低了芯片的面積及功耗。

關(guān)鍵詞： 芯片設(shè)計 Genus工具 Cerebrus工具 PPA優(yōu)化

中圖分類號：TN402 文獻標志碼：A DOI: 10.16157/j.issn.0258-7998.240802
中文引用格式： 汪鋒剛，晉亞緊，周國華，等. 基于Cerebrus的Genus+Innovus流程的功耗面積優(yōu)化[J]. 電子技術(shù)應(yīng)用，2024，50(8)：21-25.
英文引用格式： Wang Fenggang，Jin Yajin，Zhou Guohua,et al. Power consumption area optimization for the Cerebrus-based Genus+Innovus procedure[J]. Application of Electronic Technique，2024，50(8)：21-25.

Power consumption area optimization for the Cerebrus-based Genus+Innovus procedure

Wang Fenggang1，Jin Yajin1，Zhou Guohua1，2，Liu Yuzheng3

1.Department of Back-End Design， Sanechips Technology Co.， Ltd.； 2.State Key Laboratory of Mobile Network and Mobile Multimedia Technology； 3.Cadence Design Systems， Inc.

Abstract： The pursuit of performance，power and area (PPA) has become the consensus of IC chip design, especially the development to advanced process nodes. PPA has become a crucial metric of overall performance of IC design. Especially for the modules cloned numerous times in large-scale SoC chips, the pursuit of PPA becomes more extreme. This document describes how to improve the PPA optimization solution based on the Genus and Cerebrus tools of Cadence and the optimization of the Synthesis and the Back-End PR stage. The final result shows that, under the convergence of timing and DRC, employing the Cerebrus tool compared to Innovus can reduce power by 3.5% and area by 3.1%. Furthermore, utilizing the Genus+Innovus flow can reduce power by 6.4% and area by 8.5%, significantly decreasing chip area and power.

Key words : chip design；Genus tool；Cerebrus tool；PPA optimization

引言

在先進工藝節(jié)點下，芯片的PPA（Power Performance Area）優(yōu)化尤為關(guān)鍵，是IC設(shè)計綜合性能的重要指標。尤其是對于大型SoC芯片中clone多次的模塊，對于面積功耗等的優(yōu)化顯得尤為重要，假設(shè)單個block PPA優(yōu)化5%，對于例化100次的block，從全芯片來看，收益就會非常明顯。但在追求極致PPA過程中，傳統(tǒng)方法更加依賴于經(jīng)驗，對于option的選擇需要很多輪的迭代，并且runtime會增加很多。因此，在芯片設(shè)計中，需要可以同時考慮時序、面積、功耗及DRC方面的優(yōu)化方法，選擇最優(yōu)的option而綜合考慮進行PPA的優(yōu)化。

本文中，在Cadence公司的自動化布局布線工具Innovus的基礎(chǔ)上，使用新的基于機器學(xué)習(xí)的設(shè)計工具Cerebrus可以使芯片布局布線設(shè)計實現(xiàn)自動化，節(jié)省人力成本的同時，可將功耗降低3.5%，面積降低3.1%。與此同時，再搭配Genus綜合工具，采用iSpatial解決方案對原有RTL級的邏輯優(yōu)化流程進行改進，最終實現(xiàn)功耗降低6.4%，面積降低8.5%，并對比分析了各方法的優(yōu)化效果。

本文詳細內(nèi)容請下載：

http://www.jysgc.com/resource/share/2000006116

作者信息：

汪鋒剛1，晉亞緊1，周國華1，2，劉宇崢3

（1.深圳市中興微電子技術(shù)有限公司后端設(shè)計部，廣東深圳 518055；

2.移動網(wǎng)絡(luò)和移動多媒體技術(shù)國家重點實驗室，廣東深圳518055；3.上海楷登電子科技有限公司，上海 200120）

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