6月6日，在 “2024加特蘭日”上，加特蘭發(fā)布了全新毫米波雷達芯片平臺、技術和方案，代表著加特蘭毫米波雷達SoC家族再進化，以應對全球汽車智能化加速發(fā)展的浪潮。

挑戰(zhàn)“Andes”，定義成像雷達研發(fā)新范式

汽車ADAS技術不斷發(fā)展，傳統車載3D毫米波雷達向著4D化、成像方向發(fā)展，加特蘭Andes SoC就是為4D成像毫米波雷達而來。

加特蘭利用CMOS工藝，創(chuàng)新性地將毫米波雷達的4發(fā)4收射頻芯片和計算芯片融合成一顆SoC芯片，并支持Chip-to-Chip靈活級聯。下游雷達廠商研發(fā)成像雷達時，選擇不同數量的SoC進行級聯即可快速打造出具備不同性能的成像雷達產品，既降低了物料成本，又簡化了開發(fā)流程，重新定義了成像雷達的研發(fā)范式，為其規(guī)模量產提供了新的動能。

Andes SoC芯片，以及Andes SoC兩片級聯參考設計方案

Andes芯片的核心參數表現：

? 射頻模塊：支持76 GHz～81 GHz連續(xù)掃頻范圍；典型最大輸出功率14 dBm；相位噪聲-95 dBc/Hz（@ 1MHz）；集成基于傳輸線設計的7比特移相器和高性能ADC；可靈活生成各種波形，并提供精確數字補償等功能。

? 計算模塊：集成四核CPU，提供超過2500 DMIPS的計算能力；RSP雷達信號處理器，可實現雷達信號高效處理；高性能DSP，方便開發(fā)者部署自定義算法，靈活性更強。

4D成像雷達的收發(fā)通道數量越多，感知性能就越強，但成本和尺寸也會相應增加，并且通道數量多到一定程度后，帶來的性能提升也會明顯減少。加特蘭認為，8發(fā)8收的兩片級聯方案，是當下4D成像雷達的絕佳選擇，實現性能、成本和尺寸的平衡。 

在本次活動中，加特蘭推出基于兩顆Andes SoC芯片打造的兩片級聯參考設計方案。相比傳統“兩種類型，總計三顆芯片”的成像雷達方案，Andes兩片級聯方案在射頻和計算模塊上均具備明顯優(yōu)勢。其不僅擁有多達64個MIMO通道、14dBm的發(fā)射能量、5360 DMIPS的CPU算力、11 MiB的片上內存，還有更廣的工作溫度范圍和更多的高速傳輸接口，方便毫米波雷達廠商快速打造出具備成本優(yōu)勢的高性能4D成像雷達。

攀登“Kunlun”， 確立汽車感知新邊界 

隨著智能汽車的快速發(fā)展，自動避障的電動車門、乘員狀態(tài)和健康檢測、車內兒童遺忘檢測、車輛入侵檢測等新興應用不斷涌現，對車載毫米波雷達的要求日益提升：需更低功耗、更小體積、還要具備出色的角度和空間分辨能力。 

本次活動中，加特蘭Kunlun車規(guī)級毫米波雷達SoC平臺首次亮相，包含77 GHz Kunlun-USRR與60 GHz Lancang-USRR兩個系列的SoC芯片。

Kunlun車規(guī)級毫米波雷達SoC平臺

Kunlun平臺的SoC均采用射頻和計算模塊集成化設計。其射頻模塊擁有高達6發(fā)6收的通道數量，遠超常見的2發(fā)3收和2發(fā)4收毫米波雷達射頻芯片。優(yōu)秀的射頻性能，不僅可以滿足電動車門、艙內嬰兒檢測、車輛入侵檢測等新興應用對高精度感知的要求，77GHz Kunlun-USRR SoC還能覆蓋ADAS雷達的使用場景。 

Kunlun平臺的SoC使用基于Sequencer調度器架構的雙線程RSP雷達信號處理器代替了傳統的BBA基帶加速器，雷達信號處理效率更高，靈活性更強。雙核CPU支持單精度浮點FPU、I-Cache、D-Cache以及DCCM，并且支持鎖步機制，可滿足ASIL-D級的功能安全標準。在提供強大性能的同時，Kunlun平臺的SoC還支持低功耗深度睡眠模式，額定功耗小于1W（25% Duty Cycle），為哨兵模式等新興應用提供了強大支持。 

Kunlun-USRR/Lancang-USRR SoC芯片系列均提供AiP封裝集成片上天線版本，在保證出色空間分辨性能的同時，使雷達模組變得更加緊湊，可適應各種嚴苛的安裝環(huán)境，帶動汽車感知能力從ADAS單一領域延展到了車身內外，擴寬了“汽車感知”的邊界。 

此外，加特蘭在活動中還發(fā)布了全新的毫米波封裝技術——ROP?（Radiator-on-Package）。該技術通過輻射體（Radiator）將信號直接傳輸到波導天線系統中，不僅解決了傳統標準封裝技術中的天線饋線損耗較大的問題，而且相較AiP（Antenna-in-Package）技術，還擁有更高的通道隔離度，可讓雷達實現更遠的探測距離和更寬的FOV。未來，ROP?封裝技術將應用到Alps-Pro和Andes系列產品中。

前沿的毫米波封裝技術ROP^?