一、CRC原理。
CRC校驗的原理非常簡單，如下圖所示。
其中，生成多項式是利用抽象代數的一些規則推導出來的，而模2加（也就是異或），是對應于有限域的除法。
二、CRC算法。
那么在FPGA當中，也有好幾種算法。
1、比特型算法。
這種算法，跟手算的差不多，一個時鐘周期處理一個bit，速度慢，但消耗的面積小。
可能你會有疑問，本來是第15位（對應于x^15），再移位就是第16位，怎樣把第16位轉化成低于16位的數？
利用生成多項式就可以了，crc16 ：1+x^2+x^15+x^16，類似于小學數學的約分。
下圖為關鍵的代碼。
2、字節型算法。
原理是把上面比特型的算法展開，一次性把8個bit的情況都列出來，化簡，如下圖所示（只列出關鍵的代碼）。
字節型算法的使用方法跟比特型類似，只是一次處理8個bit，算出來的crc，也要留在寄存器里面（LSFR）。
3、查表法。
跟字節型算法類似，把所有情況都算出來，存在一個表里，來一個byte查一次表。
三、常用工具。
介紹幾個常用的crc工具（前4個為在線工具），除了可以計算crc以外，有的還可以自動生成c、verilog、vhdl代碼。
1、CRC calculaTIon
2、CRC Generator
3、On-line CRC calculaTIon
4、Easics
5、CRC計算器
6、格西計算器
四、CRC參數模型。
從上面兩張圖，可以看出來，這個CRC-DNP算出來的結果不為0（跟我們常識中的CRC不一樣）。
其實，這只是有少量改動的CRC而已，于是得到CRC的參數模型，如下圖所示。
Name：CRC名稱。
Width：CRC寄存器的位寬。
Poly：生成多項式（這里用16進制表示）。
Init：CRC寄存器初始值（圖中為全0）。
RefIn：True代表每個輸入的字節都倒置（原本是bit0的，換成bit7；原本是bit1的，換成bit6）。False代表不倒置。
RefOut：True代表在輸出CRC結果之前，把CRC寄存器倒置。False代表不倒置。
XorOut：執行完RefOut之后，異或全0或者全1，（圖中為異或全0）。
好了，搞懂CRC參數模型，才算是真正搞懂CRC，而不像書本上說的那么膚淺。
其中有的CRC寄存器初始值設置為全1，如以太網的CRC32，目的就是為了能檢測出數據前面的0的個數。1234算出來的CRC，跟01234算出來的，不一樣，這就能應對前面帶0的數據了。
此外，CRC的生成多項式，也有可能倒置，所以必須以參數模型中Poly的值為準。
五、Verilog/VHDL的仿真和綜合。
如下圖所示，輸入2個0x30，算出來的CRC32結果跟工具的一樣。
關鍵的地方，在于倒置。
仿真器和綜合器，支持的語法不同，所以在寫倒置的時候，可能要嘗試各種不同的寫法（試出來），如果你使用工具不支持的語法，出來的結果可能是未知。
以下給出幾種，可以嘗試的寫法。
1、reg [7:0] A;
reg [0:7] B;
assign A=B;
2、reg [7:0] A,B;
assign A = {B[0],B[1],B[2],B[3],B[4],B[5],B[6],B[7]};
3、reg [7:0] A,B;
assign A[0] = B[7];
assign A[1] = B[6];
assign A[2] = B[5];
assign A[3] = B[4];
assign A[4] = B[3];
assign A[5] = B[2];
assign A[6] = B[1];
assign A[7] = B[0];
4、reg [7:0] A,B;
integer i = 0;
for （i = 0; i <= 7; i = i + 1） begin
A[i] <= B[7-i] ^ 1'b1; // RefIn為False時，使用A[i] <= B[7-i];
end
不管是把輸入數據倒置，還是把CRC寄存器倒置，原理都是一樣的。
上面第三點的常用工具所生成的代碼，都沒做這一步的功能。使用時，請注意。
此外，在使用邏輯分析儀，查看CRC寄存器的數據時（比如，我這里是32位的reg變量oCrcOut），直接看oCrcOut結果是錯誤的，但是看下一模塊的輸入端口，卻是正確的（中間有綜合器生成的電路）。
六、其它。
利用CRC算出來的值，不一定要為0才能使用，不為0也一樣使用的（發送端跟接收端算出來的結果一樣即可）。
一般，書上寫的CRC參數模型初始值為全0，RefIn和RefOut為False，XorOut為全0。這樣，接收端算出來的CRC結果為0。
更多的參數模型，可以下載第三點，常用工具的第5個工具，此工具包含21個CRC參數模型。
更多信息可以來這里獲取==>>電子技術應用-AET<<
