指數(shù)級(jí)數(shù)據(jù)增長(zhǎng)促使半導(dǎo)體行業(yè)開(kāi)始進(jìn)行突破性的架構(gòu)轉(zhuǎn)變，以從根本上改變數(shù)據(jù)中心的性能、效率和成本。

　　服務(wù)器架構(gòu)在過(guò)去幾十年來(lái)基本保持不變，現(xiàn)在，他們正朝著解決 AI/ML 應(yīng)用程序生成的 yottabytes 數(shù)據(jù)邁出革命性的一步。具體來(lái)說(shuō)，數(shù)據(jù)中心正在從每臺(tái)服務(wù)器都有專(zhuān)用處理和內(nèi)存以及網(wǎng)絡(luò)設(shè)備和加速器的模型轉(zhuǎn)變?yōu)橹悄芷ヅ滟Y源和工作負(fù)載的分解“池”范式。

　　這種方法為數(shù)據(jù)中心提供了廣泛的好處，包括更高的性能、更高的效率和更低的總擁有成本 （TCO）。盡管分解（或機(jī)架級(jí)架構(gòu)）和通用接口的概念已經(jīng)流傳了一段時(shí)間，但業(yè)界正在果斷地將 Compute Express Link （CXL） 融合為處理器、內(nèi)存和加速器的緩存一致性互連。事實(shí)上，帶有 CXL 接口的新服務(wù)器架構(gòu)和設(shè)計(jì)很快就會(huì)進(jìn)入市場(chǎng)。

　　什么是Compute Express Link？

　　Compute Express Link （CXL） 是一種開(kāi)放標(biāo)準(zhǔn)的行業(yè)支持的緩存一致性互連，用于處理器、內(nèi)存擴(kuò)展和加速器的鏈接。從本質(zhì)上講，CXL 技術(shù)維護(hù) CPU 內(nèi)存空間和連接設(shè)備上的內(nèi)存之間的內(nèi)存一致性。這可以實(shí)現(xiàn)資源共享（或池化）以獲得更高的性能，降低軟件堆棧的復(fù)雜性，并降低整體系統(tǒng)成本。CXL 聯(lián)盟已經(jīng)確定了可從新互連中受益的三類(lèi)主要設(shè)備：

　　類(lèi)型 1 設(shè)備：智能 NIC 等加速器通常缺乏本地內(nèi)存。但是，它們可以利用 CXL.io 協(xié)議和 CXL.cache 與主機(jī)處理器的 DDR 內(nèi)存進(jìn)行通信。

　　類(lèi)型 2 設(shè)備： GPU、ASIC 和 FPGA 都配備了 DDR 或 HBM 內(nèi)存，并且可以使用 CXL.memory 協(xié)議以及 CXL.io 和 CXL.cache，使主機(jī)處理器的內(nèi)存本地可用于加速器——并且加速器的內(nèi)存在本地可供 CPU 使用。它們還位于同一個(gè)緩存一致域中，有助于提升異構(gòu)工作負(fù)載。

　　類(lèi)型 3 設(shè)備： CXL.io 和 CXL.memory 協(xié)議可用于內(nèi)存擴(kuò)展和池化。例如，連接到 CXL 總線(xiàn)的緩沖區(qū)可用于實(shí)現(xiàn) DRAM 容量擴(kuò)展、增加內(nèi)存帶寬或添加持久內(nèi)存，而不會(huì)丟失 DRAM 插槽。在現(xiàn)實(shí)世界中，這意味著以前取代 DRAM 的高速、低延遲存儲(chǔ)設(shè)備可以用支持 CXL 的設(shè)備代替它。這些可能包括各種形式因素的非易失性技術(shù)，例如附加卡、U.2 和 EDSFF。

　　CXL 協(xié)議和標(biāo)準(zhǔn)

　　Compute Express Link （CXL） 標(biāo)準(zhǔn)通過(guò)三種協(xié)議支持各種用例，當(dāng)中包括：CXL.io、CXL.cache 和 CXL.memory。

　　CXL.io：該協(xié)議在功能上等同于 PCIe 5.0 協(xié)議，并利用了 PCIe 的廣泛行業(yè)采用和熟悉程度。作為基礎(chǔ)通信協(xié)議，CXL.io 用途廣泛，可解決廣泛的用例。

　　CXL.cache：該協(xié)議專(zhuān)為更具體的應(yīng)用程序而設(shè)計(jì)，使加速器能夠有效地訪(fǎng)問(wèn)和緩存主機(jī)內(nèi)存以?xún)?yōu)化性能。

　　CXL.memory：該協(xié)議使主機(jī)（例如處理器）能夠使用加載/存儲(chǔ)命令訪(fǎng)問(wèn)設(shè)備連接的內(nèi)存。

　　這三種協(xié)議共同促進(jìn)了計(jì)算設(shè)備（例如 CPU 主機(jī)和 AI 加速器）之間內(nèi)存資源的一致共享。從本質(zhì)上講，這通過(guò)啟用共享內(nèi)存的通信來(lái)簡(jiǎn)化編程。

　　Compute Express Link 與 PCIe 5：

　　這兩者有何關(guān)聯(lián)？

　　CXL 2.0 建立在PCIe 5.0的物理和電氣接口之上，其協(xié)議建立一致性、簡(jiǎn)化軟件堆棧并保持與現(xiàn)有標(biāo)準(zhǔn)的兼容性。

　　具體來(lái)說(shuō)，CXL 利用 PCIe 5 功能，允許備用協(xié)議使用物理 PCIe 層。當(dāng)啟用 CXL 的加速器插入 x16 插槽時(shí)，設(shè)備以默認(rèn)的 PCI Express 1.0 傳輸速率 （2.5 GT/s） 與主機(jī)處理器的端口協(xié)商。Compute Express Link 事務(wù)協(xié)議僅在雙方都支持 CXL 時(shí)激活。否則，它們將作為 PCIe 設(shè)備運(yùn)行。

　　根據(jù)VentureBeat 的Chris Angelini 的說(shuō)法，CXL 和 PCIe 5 的對(duì)齊意味著這兩種設(shè)備類(lèi)別都可以以 32 GT/s（每秒千兆傳輸）或高達(dá) 64 GB/s 的速度通過(guò) 16 通道鏈路在每個(gè)方向上傳輸數(shù)據(jù)。

　　Angelini 還指出，CXL 的性能需求很可能成為采用 PCIe 6.0 的驅(qū)動(dòng)因素。

　　CXL 的特點(diǎn)和優(yōu)勢(shì)

　　簡(jiǎn)化和改進(jìn)低延遲連接和內(nèi)存一致性可顯著提高計(jì)算性能和效率，同時(shí)降低 TCO。

　　此外，CXL 內(nèi)存擴(kuò)展功能可實(shí)現(xiàn)超出當(dāng)今服務(wù)器中緊密綁定的 DIMM 插槽的額外容量和帶寬。CXL 可以通過(guò)連接 CXL 的設(shè)備向 CPU 主機(jī)處理器添加更多內(nèi)存。當(dāng)與持久內(nèi)存配對(duì)時(shí)，低延遲 CXL 鏈接允許 CPU 主機(jī)結(jié)合 DRAM 內(nèi)存使用此額外內(nèi)存。大容量工作負(fù)載的性能取決于大內(nèi)存容量，例如 AI。

　　考慮到這些是大多數(shù)企業(yè)和數(shù)據(jù)中心運(yùn)營(yíng)商正在投資的工作負(fù)載類(lèi)型，CXL 的優(yōu)勢(shì)顯而易見(jiàn)。

　　CXL 2.0 規(guī)范：有什么新變化？

　　Compute express link （cxl）：內(nèi)存池圖 – Rambus

　　（1）內(nèi)存池

　　CXL 2.0 支持切換以啟用內(nèi)存池。使用 CXL 2.0 交換機(jī)，主機(jī)可以訪(fǎng)問(wèn)池中的一個(gè)或多個(gè)設(shè)備。盡管主機(jī)必須啟用 CXL 2.0 才能利用此功能，但內(nèi)存設(shè)備可以是啟用 CXL 1.0、1.1 和 2.0 的硬件的混合。在 1.0/1.1 中，設(shè)備被限制為一次只能由一臺(tái)主機(jī)訪(fǎng)問(wèn)的單個(gè)邏輯設(shè)備。但是，2.0 級(jí)別的設(shè)備可以分區(qū)為多個(gè)邏輯設(shè)備，最多允許 16 臺(tái)主機(jī)同時(shí)訪(fǎng)問(wèn)內(nèi)存的不同部分。

　　例如，主機(jī) 1 （H1） 可以使用設(shè)備 1 （D1） 中一半的內(nèi)存和設(shè)備 2 （D2） 中四分之一的內(nèi)存，以使其工作負(fù)載的內(nèi)存需求與內(nèi)存池中的可用容量精確匹配。 設(shè)備 D1 和 D2 中的剩余容量可供一臺(tái)或多臺(tái)其他主機(jī)使用，最多可達(dá) 16 臺(tái)。設(shè)備 D3 和 D4（分別啟用 CXL 1.0 和 1.1）一次只能由一臺(tái)主機(jī)使用。

　　（2）交換

　　通過(guò)遷移到 CXL 2.0 直連架構(gòu)，數(shù)據(jù)中心可以獲得主內(nèi)存擴(kuò)展的性能優(yōu)勢(shì)，以及池化內(nèi)存的效率和總體擁有成本 （TCO） 優(yōu)勢(shì)。

　　假設(shè)所有主機(jī)和設(shè)備都支持 CXL 2.0，“交換”通過(guò) CXL 內(nèi)存池芯片中的交叉開(kāi)關(guān)合并到內(nèi)存設(shè)備中。這可以保持較低的延遲，但需要更強(qiáng)大的芯片，因?yàn)樗F(xiàn)在負(fù)責(zé)由交換機(jī)執(zhí)行的控制平面功能。

　　通過(guò)低延遲直接連接，連接的內(nèi)存設(shè)備可以使用 DDR DRAM 來(lái)擴(kuò)展主機(jī)主內(nèi)存。這可以在非常靈活的基礎(chǔ)上完成，因?yàn)橹鳈C(jī)能夠根據(jù)需要訪(fǎng)問(wèn)任意數(shù)量的設(shè)備的全部或部分容量來(lái)處理特定工作負(fù)載。

　　（3）“按需”記憶范式

　　類(lèi)似于拼車(chē)，CXL 2.0 根據(jù)“需要”為主機(jī)分配內(nèi)存，從而提供更高的內(nèi)存利用率和效率。該架構(gòu)提供了為標(biāo)稱(chēng)工作負(fù)載（而不是最壞情況）配置服務(wù)器主內(nèi)存的選項(xiàng)，能夠在需要高容量工作負(fù)載時(shí)訪(fǎng)問(wèn)池，并為 TCO 提供進(jìn)一步的好處。

　　最終，CXL 內(nèi)存池模型可以支持向服務(wù)器分解和可組合性的根本轉(zhuǎn)變。在這種范式中，計(jì)算、內(nèi)存和存儲(chǔ)的離散單元可以按需組合，以有效滿(mǎn)足任何工作負(fù)載的需求。

　　（4）完整性和數(shù)據(jù)加密 （IDE）

　　分解（或分離服務(wù)器架構(gòu)的組件）會(huì)增加攻擊面。這正是 CXL 包含安全設(shè)計(jì)方法的原因。具體來(lái)說(shuō)，所有三個(gè) CXL 協(xié)議都通過(guò)提供機(jī)密性、完整性和重放保護(hù)的完整性和數(shù)據(jù)加密 （IDE） 來(lái)保護(hù)。IDE 在 CXL 主機(jī)和設(shè)備芯片中實(shí)例化的硬件級(jí)安全協(xié)議引擎中實(shí)現(xiàn)，以滿(mǎn)足 CXL 的高速數(shù)據(jù)速率要求，而不會(huì)引入額外的延遲。

　　應(yīng)該注意的是，CXL 芯片和系統(tǒng)本身需要防止篡改和網(wǎng)絡(luò)攻擊的保護(hù)措施。在 CXL 芯片中實(shí)現(xiàn)的硬件信任根可以為安全啟動(dòng)和安全固件下載的安全性和支持要求提供此基礎(chǔ)。

　　為了推動(dòng)CXL的發(fā)展，行業(yè)企業(yè)成立了一個(gè)CXL 聯(lián)盟。這是一個(gè)開(kāi)放的行業(yè)標(biāo)準(zhǔn)組織，旨在開(kāi)發(fā)技術(shù)規(guī)范，以促進(jìn)新興使用模型的突破性性能，同時(shí)支持?jǐn)?shù)據(jù)中心加速器和其他高速增強(qiáng)的開(kāi)放生態(tài)系統(tǒng)。