摩爾定律的延伸受到物理極限、巨額資金投入等多重壓力，迫切需要別開蹊徑推動技術進步。而通過先進封裝可以相對輕松地實現(xiàn)芯片的高密度集成、體積的微型化和更低的成本，這使得臺積電、英特爾、三星，以及主要封測代工廠商（OSAT）都對先進封裝給予了高度重視，紛紛布局發(fā)展這方面的能力。在此情況下，近年來先進封裝技術不斷演進，產(chǎn)業(yè)型態(tài)也展現(xiàn)出一些新的特征。
廠商重點布局先進封裝
隨著摩爾定律面臨諸多瓶頸、先進工藝逼近物理極限，業(yè)界普遍認為，先進封裝會成為下一階段半導體技術的重要發(fā)展方向。臺積電、英特爾、三星三大半導體龍頭企業(yè)均提早布局先進封裝技術。
在近日召開的線上技術研討會中，臺積電副總裁余振華分享了臺積電在先進封裝上的一些發(fā)展現(xiàn)狀和未來規(guī)劃。余振華強調，臺積電將SoIC、CoWoS、InFO-R、CoW、WoW等先進封裝技術平臺加以整合，統(tǒng)一命名為“TSMC 3DFabric”。此平臺將提供芯片連接解決方案，滿足用戶在整合數(shù)字芯片、高帶寬存儲芯片及特殊工藝芯片方面的需求。臺積電認為，芯片在2D層面的微縮已不能滿足異構集成的需求，3D才是未來提升系統(tǒng)效能、縮小芯片面積、整合不同功能的發(fā)展趨勢。
英特爾也在日前舉辦的架構日活動上介紹了新的先進封裝技術——“混合結合（Hybrid bonding）”。當前，多數(shù)封裝技術采用“熱壓結合（thermocompression bonding）”，而“混合結合”能夠實現(xiàn)10微米及以下的凸點間距，較Fovreros封裝的25~50微米凸點間距有了明顯提升，并且優(yōu)化芯片的互連密度、帶寬和功率表現(xiàn)，進一步提升芯片系統(tǒng)的計算效能。使用“混合結合”技術的測試芯片已在2020年第二季度流片。
專業(yè)封測代工（OSAT）廠商對先進封裝同樣極為重視。長電科技技術市場副總裁包旭升在接受采訪時表示：“目前我們重點發(fā)展幾種類型的先進封裝技術。首先是系統(tǒng)級封裝（SiP），隨著5G的部署加快，這類封裝技術的應用范圍將越來越廣泛。其次是應用于Chiplet SiP的2.5D/3D封裝，以及晶圓級封裝，并且利用晶圓級技術在射頻特性上的優(yōu)勢推進扇出型（Fan-Out）封裝。此外，我們也在開發(fā)部分應用于汽車電子和大數(shù)據(jù)存儲等發(fā)展較快的熱門封裝類型。”
事實上，國內三大封測公司均在加大先進封裝上的投入力度。財報中，長電科技表示2020年下半年將繼續(xù)深化總部功能整合，加大先進封裝工藝及產(chǎn)品的研發(fā)投入，積極搭建設計服務新業(yè)務平臺，不斷強化長電科技核心競爭力并在工廠端落實。
華天科技2020年上半年在先進封裝方面的研發(fā)費用達2億元，同比增長15.41%，占營業(yè)收入比例為5.4%。
2020年上半年，通富微電在2D、2.5D封裝技術研發(fā)上取得突破，Si Bridge封裝技術研發(fā)拓展，Low-power DDR、DDP封裝技術研發(fā)取得突破。
總之，在市場需求的增長下，越來越多先進封裝技術被開發(fā)出來，先進封裝的市場占比將會進一步擴大。
統(tǒng)計數(shù)據(jù)顯示，從2017年到2023年，整個半導體封裝市場的營收將以5.2%的復合年增長率增長，而先進封裝市場將以7%的復合年增長率增長，市場規(guī)模到2023年將增長至390億美元。另一方面，傳統(tǒng)封裝市場的復合年增長率則低于3.3%。
先進封裝技術持續(xù)演進
傳統(tǒng)上，封裝的目的是將切割好的芯片進行固定、引線和塑封保護。但隨著半導體技術的發(fā)展，越來越多前道工藝需要完成的步驟被引入后道工藝當中，兩者的界限變得越來越模糊。隨之而來的是，越來越多超越傳統(tǒng)封裝理念的先進封裝技術被提出。
據(jù)包旭升介紹，先進封裝主要涉及芯片厚度減小、尺寸增大及其對封裝集成敏感度的提高，基板線寬距和厚度的減小，互聯(lián)高度和中心距的減小，引腳中心距的減小，封裝體結構的復雜度和集成度提高，以及最終封裝體的小型化發(fā)展、功能的提升和系統(tǒng)化程度的提高。
先進封裝的關鍵工藝涉及芯片互聯(lián)（WB/打線、FC/倒裝、RDL/重布線、TSV/硅穿孔、DBI等）和基板（金屬框架、陶瓷基板、有機基板、RDL stack/重布線堆疊、異構基板、轉接基板等），芯片、器件的保護與散熱（塑封、空腔、FcBGA和裸芯片/WLCSP等），以及不同引腳形式（Lead、Non-lead、BGA等）的結合。
SiP是當前應用最為廣泛的先進封裝技術之一，是先進封裝中帶有系統(tǒng)功能的多芯片與器件的一種封裝形式的總稱。SiP可以將一顆或多顆芯片及被動元件整合在一個封裝模塊當中，從而實現(xiàn)具有完整功能的電路集成。這種封裝方式可以降低成本，縮短上市時間，同時克服了芯片系統(tǒng)集成過程中面臨的工藝兼容、信號混合、噪聲干擾、電磁干擾等難題。
隨著先進封裝技術的發(fā)展，一種“小芯片（Chiplet）”的發(fā)展理念又被提出，成為當前封裝領域最熱門的話題之一。包旭升認為，Chiplet其實也可以算是一種SiP技術，是系統(tǒng)級芯片（SoC）中IP模塊的芯片化。其主要目的是為了提高良率和降低成本，同時提高設計的靈活度，縮短設計周期。一般來說，一顆SoC芯片中會包含許多不同的IP模塊，隨著芯片制造工藝已經(jīng)演進到7/5nm，但并不是所有IP模塊都需要做到7/5nm，把一些IP模塊單獨拿出來，做成一個標準化功能的小芯片，這個就可以稱為Chiplet。它相當于一個標準化的元件，當這個單獨的標準化元件制造完成之后，可以再和其他的功能模塊，如存儲芯片、應用處理器等封裝在一起，做成一個SiP模塊，執(zhí)行復雜的功能。
對此，半導體專家莫大康指出，人們在不斷探索采用多芯片異構集成的方式，把一顆復雜的芯片分解成若干個子系統(tǒng)，其中一些子系統(tǒng)可以實現(xiàn)標準化，然后就像IP核一樣把它們封裝在一起。Chiplet或許將成為未來芯片制造當中一個重要的發(fā)展方向。
產(chǎn)業(yè)結構競合中發(fā)展
除了技術上的演進，先進封裝的發(fā)展對半導體產(chǎn)業(yè)結構也在產(chǎn)生新的影響。技術大會上，臺積電表示，其封裝平臺“3DFabric”劃分為兩個部分，“前端”封裝技術和“后端”封裝技術。
按照臺積電定義，諸如CoW（chip-on-wafer）和WoW（wafer-on-wafer）等前端芯片堆疊技術統(tǒng)稱為“SoIC”，即集成芯片系統(tǒng)（System of Integrated Chips）。這些技術的目標是在前道工藝部分，即將硅片堆疊在一起。而后端芯片3D封裝包括InFo（Intergrated Fan-Out）和COWoS（Chipon Wafer on Substrate）等技術，它們可以在后道工藝中實現(xiàn)不同異質芯片的3D堆疊。
在傳統(tǒng)封裝技術向先進封裝演進的過程中，就有人提出“中道工藝”的概念，使傳統(tǒng)上前段晶圓制造工藝與后段封裝工藝的界線逐漸模糊。隨著臺積電將先進封裝進一步劃分為“前端”封裝技術和“后端”封裝技術，晶圓制造與封裝的界線將進一步被打破，對于原有設計、制造、封測的產(chǎn)業(yè)結構將產(chǎn)生新的影響。
莫大康指出，將來很難清楚劃分前段晶圓制造工藝與后段封裝。比如Chiplet就是一種單元庫，誰有需要誰就可以調用。對于從業(yè)者來說，晶圓廠也在做封裝。如果我們的封裝廠只停留在封裝階段，不懂晶制造、不懂設計，恐怕封裝也很難搞好，將無法適合未來的競爭形勢。
包旭升也認同這樣的發(fā)展趨勢。“2.5D和3D封裝中涉及到許多技術，實際上是前段工藝的一種延續(xù)，而晶圓廠在前段環(huán)節(jié)是有技術優(yōu)勢的，比如硅轉接板（Si TSV Interposer）封裝、3D微凸塊micro-bumps，或者晶圓的Wafer to Wafer高密度連接。而我們后道封裝廠商的優(yōu)勢在于異質異構的集成。晶圓廠在2.5D和3D技術領域的開發(fā)，對我們確實有一定影響，因為他們能夠利用自身優(yōu)勢，在中道晶圓級環(huán)節(jié)延續(xù)競爭力。但是作為封裝廠，我們也有在2.5D和3D后道封裝領域的經(jīng)驗積累和技術壁壘。另外，從供應鏈角度考慮，很多客戶還是期待專業(yè)化的分工，希望晶圓廠專注做好芯片，封裝再單獨找其他廠商來做。”包旭升說。