0 引言

    高速和高線性度寬帶數模轉換器DAC(Digital-to-Analog Converter)是現代寬帶通信集成電路的重要組成。要求12位或更高分辨率且采樣率在吉赫茲以上DAC的首選結構是電流舵結構^[1]。電流舵型DAC中一個典型的問題是當信號頻率增加時，諧波失真也迅速增加，輸出阻抗隨數碼變化以及開關不同步產生的毛刺是限制SFDR的主要因素^[2-3]，嘗試減少毛刺的方法包括使用觸發器同步開關信號以及使用歸零輸出技術抵消數碼變化期間的輸出，但這依然是有局限性的，由于電路復雜度增加，開關時序偏差變得不可避免，歸零技術也難以為小電阻負載提供大的幅值^[4]。文獻[5]提出一種動態隨機均衡的電流源選擇算法，將誤差隨機均衡，進而提高動態性能。文獻[6]提出了一種跟蹤衰減技術，其本質上是一個與負載并聯的開關，在DAC的數碼變換期間使DAC輸出短路。文獻[7]使用去毛刺(Deglitch)電路將非歸零DAC轉化為歸零DAC，將頻帶拓寬至第二三奈奎斯特域內并實現動態范圍的提升，但該方法會降低第一奈奎斯特域內的信號幅值和動態性能，且會導致更頻繁的電平切換。

    本文對DAC的關注主要集中在第一奈奎斯特域內。為了避免毛刺和衰減問題，可以使用采樣保持電路(THA)實現去毛刺功能，這是一種通過在DAC之后加入一級采樣保持電路來改善性能的方法。Deglitch電路去除毛刺的原理如圖1所示，通過選擇最佳的采樣開關時序，使Deglitch電路可以在DAC穩定輸出期間跟蹤DAC輸出，在DAC開關切換期間保持采樣的模擬信號值，從而消除模擬輸出毛刺。

    無雜散動態范圍(SFDR)用于衡量DAC輸出正弦信號的頻譜純度，是高速DAC芯片最關鍵的技術指標之一。為了實現在整個奈奎斯特域內都能有良好的動態性能，本文介紹了一種含有Deglitch電路的高速、高分辨率、高動態性能的數模轉換器。

1 電路設計

1.1 DAC整體架構

    圖2為該DAC的整體結構框圖。輸入數據信號首先通過LVDS(Low Voltage Differential Signaling)接收器轉換為內部電平。然后進入4：1MUX(Multiplexer)后轉換為一路高速串行數據。時鐘四分頻信號的相位調整模塊(Selector)用于調整采樣窗口，確保對不同的數據都能準確采樣。使用分段式電流舵結構可以實現諸如速度、電路規模、面積等參數的折衷。4轉15溫度計譯碼器用于4個最高有效位(MSB)，低8位(LSB)通過延時緩沖器經過相同的時延后進入后續電路，23對觸發器重新對齊數據位并對數據進行電平轉移以適應HBT電流開關，最后所有數碼被重新調整后輸入電流源開關陣列。在DAC的模擬輸出端引入一個高線性度的Deglitch開關重新采樣DAC的模擬輸出，從而有效提高電路的動態性能。

1.2 DAC核心電路實現

    電流舵是實現高速DAC最常用的結構，這種結構的實現方式有二進制加權或單位加權。分段結構可以結合二進制碼與溫度碼的優點。分段點的選擇主要是在性能以及電路規模之間折衷。使用“8+4”分段，即低八位使用二進制碼，高四位使用溫度計碼。在HBT工藝中，很難通過改變晶體管尺寸來獲得不同權值的電流，在本設計中，低位的二進制加權通過R-2R電阻梯實現，電阻網絡中只有兩種電阻R和2R易于匹配，同時加入dummy電阻使得電阻周圍電磁環境對稱^[8]。圖3所示是DAC核心電路的實現框圖。

    對于一個差分輸出的電流舵DAC而言，二次諧波通常被抵消，三次諧波為主要考慮因素，DAC在高低頻下的SFDR與輸出阻抗的關系可以表示為：

    在低頻時SFDR主要受電阻影響，有限的輸出阻抗會分走部分輸出電流。為了提高輸出阻抗，電流開關采用共射共基結構，同時疊加兩個以二極管形式連接的三極管。在高頻時輸出阻抗主要由電容決定，由于存在寄生電容接地，電流源的輸出阻抗會在高頻降低，HBT工藝中電流開關在導通狀態和關斷狀態的輸出阻抗是不同的，這樣輸出阻抗隨開關的狀態而改變，導致輸出諧波失真，諧波失真大小取決于輸出阻抗在導通狀態和關斷狀態阻抗差異的大小，因此單純的提高輸出阻抗不能提升高頻下的SFDR，保持電流開關始終導通可減弱寄生效應隨信號變化。文獻[9]提出常開電流源法，在每組開關輸出節點增加一對小電流源平衡輸出阻抗，以犧牲功耗為代價換得了SFDR提升，本文借鑒這種方法改進了電流源結構。

    為了實現在整個奈奎斯特域內都有良好的動態特性，電流源和開關使用小尺寸的晶體管以減小寄生電容，同時在電流開關集電極間插入一個電阻R₀，可以避免共射共基開關完全閉合，從而縮小輸出阻抗在導通和關斷狀態下的差異。圖4對比了采用改進的電流源結構前后在低頻和高頻時的SFDR，可見在高頻時SFDR得到明顯提升，在低頻時提升有限，符合之前的理論分析。另外，電流開關單元的偏置電壓之間采用電阻隔離，以減小鄰近差分對之間的干擾。最終采用的電流開關單元如圖5所示。

1.3 Deglitch開關

    高速DAC的動態性能主要是受數字和模擬信號通路中的時序偏差產生的非線性毛刺能量以及DAC電流源開關中的開關非對稱影響。為了抵消對時序偏差的高要求，可以使用一級采樣保持電路重新采樣DAC輸出^[5]，同時使用一個高線性度的50 Ω輸出緩沖器驅動信號輸出及連接片外測試設備。

    本文采用的雙開關THA的單邊電路簡圖如圖6所示。在采樣模式，電路控制端Track為高電位，Hold為低電位，Q3、Q9導通，采樣管Q7對輸入信號進行采樣，電流對保持電容C_H進行充電。在保持周期，Q1、Q8導通，輸入信號與Q7的通路被斷開，有效抑制保持模式下的饋通效應。電路中還加入了反饋級，在保持模式由Q4、Q6、R_L形成反饋支路，將保持電容C_H上的保持電壓反饋至開關管Q7的基級，維持采樣開關管Q7輸入端的差模電壓在切換時恒定，其兩個差分端在切換至保持模式時經歷了相同的電壓轉換，從而避免了傳統結構的基座誤差和非線性失真。

    圖7是50 Ω輸出緩沖器的簡化電路圖，主要作用是隔離并驅動后級電路。晶體管Q3和Q4的引入可以維持Q1和Q2的集電極射極電壓V_ce恒定，提高線性度，減小失真。輸出緩沖器只需要保證信號在奈奎斯特域內的衰減較少，如果輸出緩沖器的帶寬過大，會使信號的高頻誤差諧波也低衰減的傳輸至輸出端，造成SFDR的惡化。電容C₀和電阻R₀的引入為輸出級的輸入節點增加一個極點，起到了減小帶寬的作用，可以抑制高頻諧波或雜波分量傳輸至Deglitch電路的輸出端，從而有效提高電路線性度。

    Deglitch電路可以由時鐘選擇電路CMS控制，當CMS端接地時，Deglitch工作在全Track狀態，電路表現為直通模式，直接輸出D/A輸出。

2 仿真結果

    電路使用南京電子器件研究所0.7 μm InP HBT工藝流片。電路采用3.3 V/5 V混合供電。整個芯片的功耗為3.15 W，其中Deglitch模塊消耗的功耗為1.22 W。圖8是芯片版圖。

    圖9給出了仿真結果計算得到的微分非線性(DNL)和積分非線性(INL)。DNL達到了0.75LSB，INL達到了0.5LSB。圖10給出了輸出信號頻率為2.97 GHz時的仿真結果頻譜圖。從頻譜圖可看出DA輸出的SFDR為54.77 dB，經過Deglitch重新采樣后輸出的SFDR為63.48 dB，可見SFDR得到極大提升。

    DAC采樣率為6 GS/s，信號頻率從120 MHz增加到奈奎斯特頻率，仿真結果得到DAC的奈奎斯特域內的SFDR如圖11所示。DAC輸出信號在120 MHz的低頻時SFDR為71.11 dB，高頻時SFDR最差為53.96 dB。經Deglitch電路重新采樣后的輸出從低頻一直到奈奎斯特頻域內都能夠滿足SFDR大于63 dB。因為毛刺通常在輸出高頻信號時表現嚴重，所以對于高頻信號的SFDR提升明顯，在低頻時則提升不多。受限于Degltch電路本身的性能限制，在低頻時輸出結果會低于D/A的輸出結果。

    表1是近年來國外研究的DAC芯片的性能指標。可以看出本文設計的這款DAC在實現了高精度和高采樣率的同時，高頻下保持了良好的動態性能。

3 結論

    采用0.7 μm InP HBT工藝設計了一款采樣率6 GS/s精度12位的DAC芯片。這款DAC使用Deglitch電路重新采樣DAC模擬輸出，使芯片高頻下的動態性能得到明顯提升。仿真結果顯示，在整個奈奎斯特域內實現了SFDR大于63 dB，并且有0.75LSB的DNL和0.5LSB的INL。這滿足高端測試儀器中對DAC高采樣率高帶寬的應用要求。

參考文獻

[1] PAL N，NANDI P，BISWAS R，et al.Placement-based nonlinearity reduction technique for differential current-steering DAC[J].IEEE Transactions on Very Large Scale Integration(VLSI) Systems，2016，24(1)：233-242.

[2] BEHZAD R.The current-steering DAC[A Circuit for All Seasons][J].IEEE Solid-State Circuits Magazine，2018，10(1)：11-15.

[3] TSENG W H，FAN C W，WU J T.A 12b 1.25 GS/s DAC in 90 nm CMOS with >70 dB SFDR up to 500 MHz[C].IEEE International Solid-State Circuits Conference，ISSCC 2011，Digest of Technical Papers，2011.

[4] PIRKKALANIEMI J，WALTARI M，KOSUNEN M，et al.Current-mode deglitcher for current-steering DACs[C].Proceedings of the 28th European Solid-State Circuits Conference，2002. 

[5] 陳鋮穎，王譯.基于動態隨機均衡的電流舵數模轉換器設計[J].電子技術應用，2019，45(11)：27-31.

[6] BUGEJA A R，SONG B S.A self-trimming 14b 100M Sample/s CMOS DAC[C].IEEE International Solid-state Circuits Conference.IEEE，2000.

[7] OYAMA B，CHING D，THAI K，et al.InP HBT/Si CMOS-Based 13-b 1.33-Gsps digital-to-analog converter with>70-dB SFDR[J].IEEE Journal of Solid-State Circuits，2013，48(10)：2265-2272.

[8] 王帥，黃海生，李鑫，等.一種10bit 200MS/s分段式電流舵DAC設計[J].電子技術應用，2017(4)：55-57.

[9] LIN C H，GOES F，WESTRA J R，et al.A 12b 2.9GS/s DAC with IM3 <<-60dBc beyond 1GHz in 65nm CMOS[C].IEEE International Solid-state Circuits Conference-digest of Technical Papers.IEEE，2009.

[10] CHOE M J，LEE K J，SEO M，et al.DC-10GHz RF digital to analog converter[C].Compound Semiconductor Integrated Circuit Symposium.IEEE，2011.

[11] SANDE F V D，LUGIL N，DEMARSIN F，et al.A 7.2 GSa/s，14 Bit or 12 GSa/s，12 Bit signal generator on a chip in a 165 GHz f T BiCMOS process[J].IEEE Journal of Solid-State Circuits，2012，47(4)：1003-1012.

[12] MCMAHILL D R，HURTA D S，BRANDT B，et al.A 160 channel QAM modulator with 4.6 Gsps 14 bit DAC[J].IEEE Journal of Solid-State Circuits，2014，49(12)：2878-2890.

[13] DUNCAN L，DUPAIX B，MCCUE J J，et al.A 10-bit DC-20-GHz multiple-return-to-zero DAC with>48-dB SFDR[J].IEEE Journal of Solid-State Circuits，2017，52(12)：3262-3275.

[14] Euvis[DB/OL].[2019-12-28].http：//www.euvis.com.

作者信息:

王  銘1，2，張有濤1，2，3，葉慶國2，羅  寧2，李曉鵬1，2

(1.南京電子器件研究所，江蘇 南京210016；2.南京國博電子有限公司，江蘇 南京210016；

3.微波毫米波單片集成和模塊電路重點實驗室，江蘇 南京210016)