從整個系統層面來看，如何把環環相扣的芯片供應鏈整合到一起，才是未來發展的重心，封測業將扮演重要的角色。有了先進封裝技術，半導體世界將會是另一番情形。現在需要讓沉寂了三十年的封裝技術成長起來。
隨著芯片與電子產品中高性能、小尺寸、高可靠性以及超低功耗的要求越來越高，促使先進封裝技術不斷突破發展，同時在人工智能、自動駕駛、5G網絡、物聯網等新興產業的加持下，使得三維（3D）集成先進封裝的需求越來越強烈。
本文嘗試去探討一下三維晶圓級先進封裝的創新發展歷程。歡迎指正。
1、先進封裝發展背景
隨著集成電路應用多元化，智能手機、物聯網、汽車電子、高性能計算、5G、人工智能等新興領域對先進封裝提出更高要求，封裝技術發展迅速，創新技術不斷出現。
封裝技術伴隨集成電路發明應運而生，開始僅僅是起到支撐作用主要解決電源分配，信號分配，散熱和保護的功能。集成電路技術按照摩爾定律飛速發展，封裝技術突飛猛進。特別是進入2010年后，晶圓級封裝（WLP，Wafer Level Package）、硅通孔技術（TSV，Through Silicon Via）、2.5D Interposer、3D IC、Fan-Out 等技術的產業化，極大提升了先進封裝技術水平。從線寬互連能力上看，過去50年，封裝技術從1000μm提高到1μm，甚至亞微米，提高了1000倍。
圖1 主要封裝技術發展
當前，隨著摩爾定律趨緩，封裝技術成為電子產品小型化、多功能化、降低功耗，提高帶寬的重要手段。先進封裝向著系統集成、高速、高頻、三維方向發展。
圖2展示了當前主流的先進封裝技術平臺，包括Flip-Chip、WLCSP、Fan-Out、Embedded IC、3D WLCSP、3D IC、2.5D interposer等7個重要技術。其中絕大部分和晶圓級封裝技術相關。支撐這些平臺技術的主要工藝包括微凸點、再布線、植球、C2W、W2W、拆鍵合、TSV工藝等。先進封裝技術本身不斷創新發展，以應對更加復雜的三維集成需求。當前，高密度TSV技術/Fan-Out扇出技術由于其靈活、高密度、適于系統集成，而成為目前先進封裝的核心技術。
圖2 先進封裝技術平臺與工藝
2、晶圓級三維封裝技術發展
2.1 2.5D/3D IC技術
為解決有機基板布線密度不足的問題，帶有TSV垂直互連通孔和高密度金屬布線的硅基板應運而生，這種帶有TSV的硅基無源平臺被稱作TSV轉接板（Interposer），應用TSV轉接板的封裝結構稱為2.5D Interposer。在2.5D Interposer封裝中，若干個芯片并排排列在Interposer上，通過Interposer上的TSV結構、再分布層（Redistribution Layer，RDL）、微凸點（Bump）等，實現芯片與芯片、芯片與封裝基板間更高密度的互連。
超細線條布線interposer針對FPGA、CPU等高性能應用。其特征是正面有多層細節距再布線層，細節距微凸點，主流TSV深寬比達到10:1，厚度約為100μm。臺積電2010年開展2.5D TSV轉接板，即CoWoS技術研發，采用65納米工藝線，線寬可以達到0.25μm，實現4層布線，為FPGA、GPU等高性能產品的集成提供解決方案。
賽靈思（Xilinx）型號為“Virtex-7 2000T FPGA”的產品是最具代表性的產品之一。如圖3所示，基于2.5D轉接板技術的Virtex-7 2000T FPGA產品將四個不同的28nm工藝的FPGA芯片，現了在無源硅中介層上并排互聯，同時結合微凸塊工藝以及TSV技術，構建了比其他同類型組件容量多出兩倍且相當于容量達2000萬門ASIC的可編程邏輯器件，實現了單顆28nm FPGA邏輯容量，超越了摩爾定律限制。賽靈思借助臺積電（TSMC）的2.5D-TSV轉接板技術平臺在2011年開始小批量供貨。
圖3 (a)賽靈思Virtex-7 2000T FPGA結構示意圖
圖3 (b)賽靈思Virtex-7 2000T FPGA掃描電鏡切片截面圖
（圖片來源：B. Banijamali et al., ECTC 2011, pp 285）
TSV技術在解決存儲器容量和帶寬方面具有決定性作用，通過高密度TSV技術垂直互連方式，將多個芯片堆疊起來，提升存儲器容量和性能。三星電子（SAMSUNG）在2010年的4xnm 8GB內存上就首次使用了TSV，2011年又完成了3xnm 32GB。2014年三星電子采用先進的2xnm工藝，利用TSV打造的DDR4內存條，單條容量高達64GB。2015年三星電子將這一容量翻了一番，開始量產128GB TSV DDR4內存條。新內存依然是面向企業級服務器市場的RDIMM類型內存，使用了多達144顆DDR4內芯片，每一顆容量8Gb(1GB)，每四顆芯片利用TSV技術和微凸點緊密封裝在一起，總計36個組，分布在內存條兩側。
TSV技術在存儲區領域另一個引人矚目的應用是高帶寬存儲器（High Bandwidth Memory，HBM）。HBM是一種基于3D堆疊工藝的高性能DRAM，其實就是將很多個DDR芯片堆疊在一起后和GPU封裝在一起，實現大容量，高位寬的DDR組合陣列。HBM堆疊沒有以物理方式與CPU或GPU集成，而是通過細節距高密度TSV轉接板互連，目前這種TSV轉接板只有臺積電(CoWoS)等少數制造企業能夠制造。HBM具備的特性幾乎和芯片集成的RAM一樣，因此，具有更高速，更高帶寬。適用于高存儲器帶寬需求的應用場合。首個使用HBM的設備是AMD Radeon Fury系列顯示核心。2013年10月HBM成為了JEDEC通過的工業標準，第二代HBM——HBM2，也于2016年1月成為工業標準，英偉達（NVIDIA）在該年發表的新款旗艦型Tesla運算加速卡——Tesla P100、AMD的Radeon RX Vega系列、英特爾（Intel）的Knight Landing也采用了HBM2。
AMD的Radeon Vega GPU中使用的HBM2，由8個8Gb 芯片和一個邏輯芯片通過TSV和微凸點垂直互連， 每個芯片內包含5000個TSV，在一個HBM2中，超過40000個TSV通孔。
圖4 AMD Radeon Vega GPU & HBM2 集成
圖5總結了近幾年高性能3D TSV產品路線圖，可以看到越來越多的CPU、GPU、存儲器開始應用TSV技術。一方面是TSV技術不斷成熟，另一方面，和高性能計算、人工智能的巨大需求牽引分不開。
圖5 高性能3D TSV產品路線圖
2.2先進晶圓扇出技術
英飛凌（Infineon）于2004年提出晶圓級扇出eWLB（Embedded Wafer Level BGA）技術。如圖6所示，通過芯片埋入到模塑料重構圓片，把I/0從芯片表面扇出到芯片和模塑料重構表面，以滿足BGA焊球節距要求。因此，對比WLP扇入封裝，扇出封裝對于芯片I/O數目，封裝尺寸沒有限制，可以進行多芯片的系統封裝。進一步地，晶圓級扇出技術取消了基板和凸點，不需倒裝工藝，具有更薄的封裝尺寸、優異的電性能、易于多芯片系統集成等優點。英飛凌的eWLB技術授權給日月光（ASE）、星科金朋（STATS ChipPACK，后被長電科技收購）、 Nanium（后被Amkore）收購。飛思卡爾（Freescale）幾乎與英飛凌同時提出了類似概念，被稱為RCP技術，2010年授權給Nepes。
圖6 扇出封裝三維結構示意圖
圖7是標準eWLB的工藝流程。主要包括了載板上貼膜、芯片-圓片上芯、圓片塑封、解鍵合、芯片和模塑料扇出表面鈍化、光刻、RDL、UBM、BGA、打標、劃片等工藝。
圖7 典型eWLB封裝流程
應用模塑料扇出的eWLB封裝技術最主要的難點是由于CTE不匹配帶來的翹曲問題，這導致對準精度差、圓片拿持困難。另外芯片在貼片和塑封過程中以及塑封后翹曲導致的位置偏移，對于高密度多芯片互連是一個巨大挑戰。
隨著FOWLP工藝技術逐漸成熟，成本不斷降低，同時加上芯片工藝的不斷提升，FOWLP將出現爆發性增長。為節距傳統AP處理器PoP封裝的厚度，提高電性能，在FOWLP技術基礎上，進一步開發了在模塑料上制作通孔互連的三維FOWLP堆疊技術。代表性的是臺積電研發的InFO技術，為蘋果（Apple）的A10處理器提供封裝服務，帶動了整個業界研發三維FOWLP堆疊技術的熱潮。目前在蘋果iPhone7中，有7顆芯片采用FOWLP封裝。據Yole預計，2020年，整個市場將達到25億美金。
圖8展示了臺積電InFO技術，通過將芯片埋入模塑料，以銅柱實現三維封裝互連。InFO技術為蘋果A10、A11、A12處理器和存儲器的PoP封裝提供了新的封裝方案，拓展了WL-FO的應用，讓Fan-Out技術成為行業熱點。
圖8 (a)臺積電InFO技術示意圖
（圖片來源：C. F. Tseng et al., ECTC 2016, pp 1）
圖8 (b) 蘋果A11處理器InFO封裝切片圖
A11處理器尺寸10mm×8.7mm, 比A10處理器小30%以上，塑封后表面3層布線，線寬8μm，密度并不高，主要原因還是重構模塑料圓片表面布線良率和可靠性問題。A11處理器InFO PoP的封裝尺寸13.9×14.8mm，與A10相比小8%，厚度790μm。臺積電InFO技術的成功得益于強大的研發能力和商業合作模式。推出InFO技術，是為了提供AP制造和封裝整體解決方案，即使在最初良率很低的情況下，臺積電也能持續進行良率提升，這對封測廠來說是不可能的。
InFO技術的巨大成功推動制造業、封測業以及基板企業投入了大量人力物力開展三維扇出技術的創新研發。業界也發現，很多原本需要2.5D TSV轉接板封裝可以通過三維扇出來完成，解決了TSV轉接板成本太高，工藝太復雜的問題。安靠科技（Amkor）推出了SLIM和3D SWITT以及兩種技術（圖9）。SLIM利用前道代工，在硅片表面的無機介質層上制作1μm，甚至亞微米金屬布線，再用有機介質層制作金屬布線，通過倒裝互連、芯片塑封后，刻蝕去掉硅片，再制作BGA，完成三維集成。SWITT特點是在Carrier基板上制作多層布線，與芯片通過微凸點倒裝，然后塑封，通過穿透模塑料的高銅柱實現三維垂直互連，進一步地在背面再做一層布線，用于和上封裝體進行高密度互連。
圖9 安靠SLIM和SWIFT扇出封裝三維結構示意圖
長電科技旗下子公司長電先進是國內最早開始扇出封裝技術（FO ECP）的研發，FO ECP采用芯片倒裝貼到臨時載板，塑封，塑封體背面再與硅片鍵合用來減小翹曲，解鍵合后，在芯片和模塑料重構表面進行布線和植球，最后塑封體背面的硅片減薄，硅片保留在封裝體上。
FO ECP技術高度兼容于現有的晶圓級封裝平臺，既可實現單顆芯片扇出，亦可實現多種芯片集成扇出。與WLCSP相比，可大幅節省芯片面積，最大可節省芯片面積20%以上，較BGA、QFN及SOP等封裝，FO ECP具有更小的封裝尺寸和更薄的封裝厚度。
長電先進在2015年著手FO ECP生產線建設，2016年成功量產，并持續導入新品。
圖10 FO ECP單芯片示意圖，芯片尺寸為0.55mmx0.47mm（圖片來源：長電先進）
圖11 FO ECP多芯片示意圖（圖片來源：長電先進）
圖12 (a)單顆FO ECP俯視圖（圖片來源：長電先進）
圖12 (b)兩顆FO ECP俯視圖（圖片來源：長電先進）
FO ECP技術具有以下優勢：
1）多功能ECP平臺，可實現高級系統級集成；
2）靈活地集成來自不同工藝，制造源和硅晶圓節點的芯片，以增強功能；
3）出色的機械、電氣和熱性能；
4）可以適應新的半導體先進制程節點應用需求；
5）可用于Fan-in WLP和Fan-out WLP；
6）能夠克服圓片翹曲；
7）FO ECP有一個現在Die First FO不具備的優點是：成功解決晶圓重構中芯片偏移問題，從而可適用于超小尺寸芯片（最小0.3mm*0.3mm）的FO和多芯片集成FO。
國內另一封測企業華天科技2015年開始扇出封裝技術開發，與使用模塑料塑封不同，華天科技開發了埋入硅基板扇出型封裝技術eSiFO?（embedded Silicon Fan-out）。如圖13所示，eSiFO?使用硅基板為載體，通過在硅基板上刻蝕凹槽，將芯片正面向上放置且固定于凹槽內，芯片表面和硅圓片表面構成了一個扇出面，在這個面上進行多層布線，并制作引出端焊球，最后切割，分離、封裝。
圖13 華天科技eSiFO?示意圖
eSiFO?技術具有如下優點：
1)可以實現多芯片系統集成SiP，易于實現芯片異質集成
2)滿足超薄和超小芯片封裝要求，細節距焊盤芯片集成(<60μm)，埋入芯片的距離可小于30μm
3)與標準晶圓級封裝兼容性好
4)良好的散熱性和電性
5)可以在有源晶圓上集成
6)工藝簡單，翹曲小，無塑封/臨時鍵合/拆鍵合
7)封裝靈活：WLP/BGA/LGA/QFP等
8)與TSV技術結合可實現高密度三維集成
基于eSiFO?技術的產品包括RF Transceivers、Controller、Sensors、4G射頻前端、毫米波芯片，FPGA等等。圖14展示了兩個芯片集成的SiP封裝。特別的，這里兩個芯片同時置于一個異形腔體內，芯片之間的距離只有幾十微米。這樣保證了芯片間高密度的互連。圖15展示了40GHz 扇出集成產品，電學測試完全滿足設計要求，產品已進入量產。
圖14 兩顆芯片SiP集成（圖片來源：華天科技）
圖15 40GHz扇出集成（圖片來源：華天科技）
2.3晶圓級三維集成新趨勢
表1總結了目前幾種晶圓級三維封裝集成技術比較。TSV轉接板CoWoS技術在高性能集成領域優勢明顯，只是成本過高，只適合高端產品。SLIM目的是取代TSV轉接板的一種無TSV封裝技術。與TSV轉接板相比，eWLB、InFO、SWIFT、ECP、eSiFO都具有成本優勢，實際上扇出封裝的整體市場還不大，除去InFO在AP上大規模應用，缺乏規模化量產應用。需要解決的是良率、可靠性，以及具體產品應用時，和傳統封裝的性價比情況。
表1 幾種三維晶圓級技術比較
最近，臺積電又提出了SoIC（System on Integrated Circuit）的概念。如圖16所示，該技術本質上屬于3D IC技術范疇，主要采用為W2W、C2W混合鍵合技術，實現10μm以下I/O節距互連，減少寄生效應，提高性能。芯片本身可以具有用于三位互連的TSV結構，由于取消了凸點，集成堆疊的厚度更薄。該技術適于多種封裝形式，不同產品應用。此技術不僅可以持續維持摩爾定律，也可望進一步突破單一芯片運行效能瓶頸。
圖16 臺積電SoIC技術示意圖
為了滿足多芯片超薄、超小、三維高密度系統集成需求，2019年3月20日，華天科技（昆山）電子有限公司在SEMICON China發布了埋入集成系統級芯片技術的概念（Embedded System in Chip，eSinC ?）。如圖17所示，eSinC?技術采用高精度硅刻蝕形成空腔，將不同芯片或器件埋入硅晶圓。通過高密度再布線將芯片互連，通過在扇出的硅片上制作via last TSV來實現垂直互連。通過微凸點/鍵合膠混合鍵合，通過C2W或者W2W方式實現芯片三維堆疊。與臺積SoIC技術相比，采用微凸點互連，節距在50μm以上。采用這種方案，芯片內部不用制作TSV，降低工藝難度，節省芯片面積。基于上述優異特性，eSinC?得到用戶的高度重視。該技術可實現不同功能、不同種類和不同尺寸的器件高密度集成，集成后的芯片還可以采用多種靈活的封裝方案。
圖17 eSinC ?示意圖（圖片來源：華天科技）
圖18展示了一個80μm芯片埋入到180μm硅基板，TSV直徑120μm，用來實現三維互連。
圖18 eSinC ?樣品（圖片來源：華天科技）
2019年3月19日，中芯長電發布世界首個超寬頻雙極化的5G毫米波天線芯片晶圓級集成封裝SmartAiP?（Smart Antenna in Package）工藝技術，這是SmartAiP? 3D-SiP工藝平臺首次在具體市場領域得到應用。SmartAiP?通過超高的垂直銅柱互連提供更強三維(3D)集成功能，加上成熟的多層雙面再布線(RDL)技術，結合晶圓級精準的多層天線結構、芯片倒裝及表面被動組件，使得SmartAiP?實現了5G天線與射頻前端芯片模塊化和微型化的高度集成加工，具有集成度高、散熱性好、工藝簡練的特點。
3、Foundry與OAST競爭
先進封裝技術越來越依賴于先進制造工藝，越來越依賴于設計與制造企業之間的緊密合作，因此，具有前道工藝的代工廠或IDM企業在先進封裝技術研發與產業化方面具有技術、人才和資源優勢，利用前道技術的封裝技術逐漸顯現。
臺積電近年來成為封裝技術創新的引領者。從臺積的CoWoS到InFO，再到SoIC，實際上是一個2.5D、3D 封裝，到真正三維集成電路，即3D IC的過程，代表了技術產品封裝技術需求和發展趨勢。作為封測代工企業（OSAT），面臨前道企業在先進封裝技術領域的競爭，必須尋求對應低成本高性能封裝技術，展開差異化競爭，才能在激烈的競爭中不斷發展。
表二給出了臺積電（TSMC）與華天科技三維晶圓級技術比較，可以看到，在2.5D/3D IC領域，臺積電以via middle的CoWoS方案為高性能芯片，華天科技以的via last技術的3D WLCSP/3D IC為傳感器、傳感器與ASIC芯片提供三維集成方案。在三維扇出領域，臺積電InFO技術為AP三維集成提供解決方案，采用200μm直徑銅柱進行三維互連。華天科技硅基扇出（eSiFO?）由于采用via last TSV，可以實現高密度三維互連，具有優越性。埋入系統集成（eSinC?）技術的互連密度與SoIC相比差距較大，但工藝難度低、成本低。總體而言，封測企業與制造企業在2.5D/3D細節距互連方面有較大差距，需要進一步加強相關技術研發。
表2 臺積電與華天三維晶圓級技術比較
4.總結
隨著集成電路應用多元化，智能手機、物聯網、汽車電子、高性能計算、5G、人工智能等新興領域對先進封裝提出更高要求，封裝技術發展迅速，創新特別活躍，競爭特別激烈。先進封裝向著系統集成、高速、高頻、三維、超細節距互連方向發展；晶圓級三維封裝成為多方爭奪焦點，臺積電成為封裝技術創新的引領，利用前道技術的前道封裝技術逐漸顯現。高密度TSV技術/FO扇出技術成為新時代先進封裝的核心技術。技術本身不斷創新發展，以應對更加復雜的三維集成需求。其中針對高性能CPU/GPU應用，2.5D TSV轉接板作為平臺型技術日益重要。存儲器，特別是HBM產品，得益于TSV技術，帶寬得到大幅度提升。扇出型封裝由于適應了多芯片三維系統集成需求，得到了快速發展。多種多樣的扇出技術不斷涌現，以滿足高性能、低成本要求。一些扇出技術的研發是為了取代2.5D高成本方案，但三維扇出的垂直互連密度不高。華天科技昆山提出的硅基扇出（eSiFO?）和埋入系統集成（eSinC?）技術、長電科技/長電先進的FO ECP，為后摩爾時代高性能芯片集成封裝提供了新的解決方案，并以此和前道制造企業在先進封裝領域展開差異化的競爭，提供低成本、高性能的解決方案。隨著新產品應用的不斷豐富，新時期集成電路封裝產業技術將得到進一步快速發展。