0 引言

    隨著集成電路特征尺寸的不斷減小，單粒子效應越來越成為影響空間集成電路工作狀態的主要因素，單粒子瞬態（Single Event Transient，SET）已經成為集成電路軟錯誤的主要來源^[1]。目前模擬集成電路的精度越來越高，速度越來越快，即使微小的電壓擾動也會對模擬電路造成非常大的影響，進而造成整個系統的失常。模擬電路對于單粒子效應引入的噪聲和擾動十分敏感，在模擬集成電路中SET效應是所有單粒子效應中最需要進行加固消減的^[2]。

    在模擬集成電路中，帶隙基準源結構被用來為電路提供一個與溫度無關的偏置電壓，是模擬集成電路的基本模塊之一。在常見的如LDO電路、PLL電路及數模轉換電路中，廣泛應用了帶隙基準源設計。分析帶隙基準源的單粒子敏感特性，對模擬集成電路加固具有重要意義。本文通過采用單粒子瞬態脈沖電流模型對一款常規帶隙基準源電路進行了敏感節點分析，對于帶隙基準源中使用的PNP雙極管進行了三維建模并且仿真驗證了其單粒子敏感特性。最后，針對帶隙基準源提出了抗單粒子瞬態加固設計。

1 帶隙基準源基本結構

    本文的帶隙基準源電路采用了基本的Kuijk帶隙基準源結構^[3-4]。其主體結構如圖1所示。通過調節電阻R₂和R₃的比值以及PNP管偏置電流的比值得到一個具有零溫度系數的1.2 V參考電壓^[4]。

    對于此帶隙基準源其主體為提供“鉗位”功能的放大器電路。在此帶隙基準源中使用了典型的兩級放大器，其開環單位增益帶寬約為7 MHz。放大器的主體結構及其電流偏置電路如圖2所示，其偏置電路功能為提供放大器正常工作所需的偏置電流。

2 帶隙基準源單粒子敏感節點分析

    在輻射環境中的高能粒子入射集成電路，影響器件的敏感區域，在入射軌跡周圍將產生大量電子空穴對，當電子空穴對被器件進一步收集，將形成瞬態脈沖，沿著通路向下傳播，在電路的總輸出端將產生瞬態的波動變化曲線，這種電路中的瞬態脈沖被稱為單粒子瞬態效應。一般來說，當PMOS管或者NMOS管處于關閉狀態時，其漏極和阱之間將形成反偏PN結，此時當單粒子打入后，反偏PN結的耗盡區將會快速收集單粒子電荷，形成瞬態脈沖電流，從而導致電路狀態的變化。通常來說，單粒子瞬態脈沖電流模型是用于仿真集成電路單粒子敏感性的主要工具^[5]，如圖3所示。當電路受到單粒子轟擊后，過剩載流子在耗盡區電場影響下進行漂移和擴散，形成電流脈沖。使用單粒子瞬態電流脈沖模型，可以半定量地分析單粒子瞬態效應對于電路的影響，即對整個電路進行單粒子敏感性分析，進而為電路級的輻射加固設計提供參考。

    將相同的脈沖電流分別注入電路中的各個節點，通過記錄輸出電壓的擾動程度和恢復時間可以對比找出單粒子敏感節點。基于此思想，對帶隙基準源的放大電路進行單粒子模擬注入，如圖2中所示，分別對放大器各節點進行瞬態脈沖電流注入， 脈沖電流總注入電荷約為2.02 pC。其結果如表1所示。

    由表1可知，對于放大器的主體結構來說其對注入的單粒子瞬態脈沖電流較為敏感。其中，第一級放大器的輸出節點O及第二級的輸出節點P，其對單粒子瞬態脈沖電流的響應最為強烈。

3 帶隙基準源中垂直型PNP管建模及單粒子效應仿真

    對于帶隙基準源中使用的PNP器件，此前文獻中對其研究較少。在帶隙基準源中，由于其決定了放大器的輸入，因此，對其的PNP的單粒子敏感性分析十分重要。然而，現有的文獻并無適用于二極管接法垂直型PNP管單粒子效應分析的電路級模型，為了更好地分析PNP管的單粒子敏感性，選擇使用TCAD軟件對其進行建模，進行全三維仿真。圖4所示是根據0.18 μm工藝庫里的Spice模型建立的垂直PNP模型，其發射極面積為25 μm²。

    在設計的帶隙基準源電路中，垂直PNP雙極管基極集電極相連，如圖1所示。為了進一步分析其單粒子行為，簡化仿真復雜度，加快仿真速度，采用了如圖5所示的簡化小電路。使用TCAD中的單粒子模型模擬轟擊小電路中PNP管時，其發射極電位變化如圖6所示。單粒子打在PNP上，大量的電荷將被集電結耗盡區收集，基極和集電極產生較大電流，而由于發射極和較大的電阻串聯，在其通路上電流較小，因此發射極將會產生一個持續約1 ns的電壓擾動，電位從0.64 V降至0.29 V。而過剩載流子只能通過集電結進行消耗，基極與集電極電流為發射極電流的幾十倍，如圖6所示。

    在實際的電路中，帶隙基準源的放大器輸入阻抗較大，且其開環增益帶寬只有7 MHz，反應時間較慢，當單粒子打入后，由輸出電壓經反饋電阻提供到PNP的電流較小，使得發射極電位無法快速恢復，造成較長時間的不穩定工作狀態。因此，將TCAD中得到的PNP單粒子行為模型提取出來，將其簡化為一個向下拉0.5 V的持續3 ns的瞬時電壓脈沖，如圖7所示。

    利用此設計，在電路級上分析PNP單粒子敏感性對帶隙基準源的影響。對帶隙基準源的輸入節點M、N，如圖1所示，分別添加脈沖電壓源，模擬單粒子效應對PNP管造成的影響。對于其仿真結果如圖8所示，當脈沖電壓源添加在N節點上，帶隙基準源的輸出降低至1.04 V左右，持續約500 ns。因此帶隙基準源結構中，PNP管也是十分敏感的器件。

4 帶隙基準源加固設計

    由前文的分析可知，常規帶隙基準源中存在多個單粒子敏感節點，且在帶隙基準源中使用的垂直PNP器件也是對單粒子十分敏感的器件。對于帶隙基準源，如果對每一敏感節點都進行相應的加固設計，勢必會對整體電路性能造成影響，且其復雜度大，因此，在帶隙基準源的實際應用中使用了如圖9所示的加固設計。在帶隙基準源的輸出端添加RC濾波電路，當帶隙基準源輸出電壓發生變化時，流經RC濾波電路的瞬態電流將被電容收集，使帶隙輸出電壓緩慢變化。

5 結論

    本文針對一款常規帶隙基準源電路，使用單粒子瞬態脈沖電流模型進行了單粒子敏感性分析。分析發現，在放大器電路中，其輸出節點對于單粒子瞬態極為敏感，當單粒子打入時，產生的瞬態電流將影響其輸出電壓，進而影響下一級電路輸出。并且，創新性地通過TCAD仿真，驗證了帶隙基準源中使用的垂直型PNP雙極管的單粒子敏感性。對于PNP管，在單粒子的作用下，帶隙基準源輸出將會出現較明顯的擾動。最后，針對帶隙基準源的單粒子敏感特性，提出了整體加固設計建議。

參考文獻

[1] Zhao Yuanfu，Wang Liang，Yue Suge，et al.SEU and SET of 65 nm bulk CMOS flip-flops and their implications for RHBD[J].IEEE Transactions on Nuclear Science，2015，62(6)：2666-2672.

[2] POPP J D.Developing radiation hardened complex system on chip ASICs in commercial ultra-deep submicron CMOS processes[C].2010 IEEE Nuclear and Space Radiation Effects Conference Short Course，Denver，Jul.2010.

[3] 畢查德·拉扎維.模擬CMOS集成電路設計[M].西安：西安交通大學出版社，2002.

[4] BROKAW A P.A simple three terminal IC bandgap reference[J].IEEE Journal of Solid-State Circuit，1974，1(9)：388-393.

[5] NASHIYAMA I，HIRAO T，KAMIYA T, et al.Single-event current transients induced by high energy ion microbeams[J].IEEE Transactions on Nuclear Science，1993，40(6)：1935-1940.

作者信息:

隋成龍，韓旭鵬，王  亮，劉家齊，李同德，曹煒亦，趙元富

(北京微電子技術研究所，北京100076）