雷達(dá)實(shí)時(shí)仿真中的脈沖壓縮技術(shù)研究
所屬分類：技術(shù)論文
上傳者：aet
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文檔介紹：在雷達(dá)實(shí)時(shí)仿真系統(tǒng)中,通過匹配濾波法,利用FPGA硬件實(shí)現(xiàn)了數(shù)字脈沖壓縮功能模塊。根據(jù)仿真系統(tǒng)通用性要求，定義了標(biāo)準(zhǔn)的模塊接口界面；依據(jù)頻域FFT法，設(shè)計(jì)了流水式并行結(jié)構(gòu)，滿足信號的實(shí)時(shí)輸入輸出與高速處理，并給出了共享FFT引擎結(jié)構(gòu)，節(jié)省近一半資源。為了進(jìn)一步減少理論誤差，引入分段卷積思想，具體設(shè)計(jì)了重疊相加法電路。實(shí)驗(yàn)結(jié)果表明，多種方案完成了預(yù)期壓縮功能，數(shù)據(jù)吞吐率達(dá)到每秒數(shù)十兆，處理時(shí)間僅約10 μs。
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