6月2日 ~ 6日，第45屆國際計(jì)算機(jī)體系結(jié)構(gòu)大會(huì)（International Symposium on Computer Architecture，簡稱ISCA）在美國洛杉磯召開。清華大學(xué)微電子所博士生涂鋒斌在會(huì)上做了題為《RANA：考慮eDRAM刷新優(yōu)化的神經(jīng)網(wǎng)絡(luò)加速框架》（RANA: Towards Efficient Neural Acceleration with Refresh-Optimized Embedded DRAM）的報(bào)告。該研究成果大幅提升了人工智能計(jì)算芯片的能量效率。

　　清華微電子所博士生涂鋒斌報(bào)告現(xiàn)場

　　ISCA是計(jì)算機(jī)體系結(jié)構(gòu)領(lǐng)域的頂級(jí)會(huì)議。本次大會(huì)共收到378篇投稿，收錄64篇論文，錄用率僅為16.9%。本文是今年中國唯一被收錄的署名第一完成單位的論文。尹首一副教授為本文通訊作者，論文合作者還包括清華大學(xué)微電子所魏少軍教授和劉雷波教授等。

　　隨著人工智能應(yīng)用中神經(jīng)網(wǎng)絡(luò)規(guī)模的不斷增大，計(jì)算芯片的大量片外訪存會(huì)造成巨大的系統(tǒng)能耗，因此存儲(chǔ)優(yōu)化是人工智能計(jì)算芯片設(shè)計(jì)中必須解決的一個(gè)核心問題。可重構(gòu)研究團(tuán)隊(duì)提出一種面向神經(jīng)網(wǎng)絡(luò)的新型加速框架：數(shù)據(jù)生存時(shí)間感知的神經(jīng)網(wǎng)絡(luò)加速框架（RANA）。RANA框架采用了三個(gè)層次的優(yōu)化技術(shù)：數(shù)據(jù)生存時(shí)間感知的訓(xùn)練方法，混合計(jì)算模式和支持刷新優(yōu)化的eDRAM存儲(chǔ)器，分別從訓(xùn)練、調(diào)度和架構(gòu)三個(gè)層面優(yōu)化整體系統(tǒng)能耗。實(shí)驗(yàn)結(jié)果顯示，RANA框架可以消除99.7%的eDRAM刷新能耗開銷，而性能和精度損失可以忽略不計(jì)。相比于傳統(tǒng)的采用SRAM的人工智能計(jì)算芯片，使用RANA框架的基于eDRAM的計(jì)算芯片在面積開銷相同的情況下可以減少41.7%的片外訪存和66.2%的系統(tǒng)能耗，使人工智能系統(tǒng)的能量效率獲得大幅提高。

　　數(shù)據(jù)生存時(shí)間感知的神經(jīng)網(wǎng)絡(luò)加速框架（RANA）

　　可重構(gòu)計(jì)算團(tuán)隊(duì)近年來基于可重構(gòu)架構(gòu)設(shè)計(jì)了Thinker系列人工智能計(jì)算芯片（Thinker I，Thinker II，Thinker S），受到學(xué)術(shù)界和工業(yè)界的廣泛關(guān)注。可重構(gòu)計(jì)算團(tuán)隊(duì)此次研究成果，從存儲(chǔ)優(yōu)化和軟硬件協(xié)同設(shè)計(jì)的角度大幅提升了芯片能量效率, 為人工智能計(jì)算芯片的架構(gòu)演進(jìn)開拓了新方向。