文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.2017.05.022
中文引用格式： 翁天陽，莊宇，于瑋，等. 基于HPS和FPGA的圖像壓縮感知編解碼系統[J].電子技術應用，2017，43(5)：90-93.
英文引用格式： Weng Tianyang，Zhuang Yu，Yu Wei，et al. Image compressed sensing coding and reconstruction system based on HPS and FPGA[J].Application of Electronic Technique，2017，43(5)：90-93.
0 引言
數字圖像是當今社會最重要的信息傳媒之一，但是其巨大數據量極大地限制了圖像的存儲、傳輸以及處理，為了解決這一困擾，圖像壓縮技術應運而生。壓縮感知(Compressed Sensing)理論是在2006年由DONOHO D L、CANDES E等人在相關研究基礎上正式提出的[1-3]。壓縮感知的基本思想就是當信號具備在某一正交變換基上能夠稀疏化表示或者能在特定的域中轉換成稀疏信號的條件下，可以采用遠低于奈奎斯特采樣速率的采樣率進行采樣，并且從極低的采樣值中無失真地重構原始信號[4]，突破了香農采樣定理的限制。這一理論一經建立便在信號處理領域、通信領域、醫療醫學成像技術領域得到了較高的關注度[5-6]，具有重要的實踐意義。
現大多數的文獻中對于壓縮感知的實現方案都是采用硬件實現，此種方案開發周期長、維護成本高、靈活性差。本文采用了軟硬結合的方式，基于Terasic公司的DE1-SoC開發平臺，設計了一種圖像攝像頭采集、壓縮感知編碼壓縮、傳輸以及重構的系統,利用FPGA與HPS的結合，FPGA采集顯示，HPS控制處理，分工合作，避免由于算法復雜消耗過多的FPGA資源。此系統具有處理速度快、可移植性強、應用靈活等特點。
1 系統的總體設計
系統的原理框圖如圖1所示。系統的工作過程為：圖像采集模塊的FPGA通過I2C總線控制D5M攝像頭采集現場圖片，并將數據經過幀緩存器傳送給SDRAM，幀讀取器讀取SDRAM中數據通過VGA控制能實時顯示，并且捕捉拍攝畫面在顯示器上；FPGA內部通過Avalon-st總線連接各個IP核，接下來利用HPS的軟件設計通過壓縮感知編碼方法壓縮圖像數據，并且利用VIP控制器通過Lightweight HPS-to-FPGA總線訪問FPGA內部IP核，控制硬件各模塊工作；HPS中壓縮完的數據利用串口傳輸給ZigBee進行發送接收，最后終端上位機通過串口接收ZigBee接收到的數據，利用共軛梯度算法進行圖像的重構，在終端恢復圖像。此系統完整地實現了圖像的采集壓縮傳輸以及恢復功能。根據圖像細節的不同，圖像恢復峰值信噪比PSNR也會不同，根據實驗抓拍到的正常圖像恢復的PSNR在41 dB左右，壓縮比約為8%。
2 FPGA硬件系統設計
2.1 圖像采集部分硬件設計
圖像采集系統中攝像頭采用的是友晶科技提供的TRDB-D5M模塊，其中D5M IP核設計部分由I2C配置模塊、CMOS捕獲控制模塊、Bayer2RGB色彩空間轉換模塊3部分組成，架構框圖如圖2所示[7]。
當I2C總線發出起始信號，數據線SDATA開始傳輸數據，包括尋址字節和數據字節。CMOS捕獲控制抓取原始的數據流，通過3個同步信號來控制，當FVAL（幀有效信號）和LVAL（行有效信號）均置為高電平時，每一個像素時鐘信號脈沖伴隨著一位數據的輸出[8]。
在圖像采集部分還添加了Frame Buffer幀緩存器IP核部分，這個緩存器主要的作用是解決D5M的輸出與SDRAM讀入數據速率不匹配的問題。如果缺少這個緩存器，SDRAM中的數據會出現丟包、數據不完整的問題。
2.2 圖像顯示部分硬件設計
圖像顯示部分主要實現兩個功能：一是實時拍攝的圖像顯示，二是抓拍捕獲圖像的顯示。在訪問SDRAM中，不同的存儲空間切換這兩種顯示方式。幀讀取器1讀取SDRAM中的數據傳輸給VGA1，顯示的是實時拍攝到的畫面，顯示出的圖像分辨率為640×480。幀讀取器2讀取的數據加上背景生成器的數據傳送給α混合器，這樣VGA2中顯示的結果就會有兩層，第一層為分辨率為1 280×1 024的彩條背景占據整個顯示屏，第二層為抓拍捕獲的圖像，位于顯示屏左上角位置。當接收到抓拍指令后，進行切換顯示。
2.3 Qsys系統搭建
SoC FPGA系統的設計，須定義好系統硬件的架構。使用Qaurtus II集成SoC/SOPC設計工具Qsys來搭建，在Qsys內，需要對HPS與FPGA各自外設進行規劃。HPS的外設根據開發板的硬件設定，而FPGA外設設定的方式則是添加IP核，這里需要添加自行定義的IP模塊來滿足特殊的需求，最后產生出硬件與軟件開發各自所需的檔案進行綜合編譯[9]。
FPGA-to-HPS、HPS-to-FPGA這兩個Bridge為FPGA與HPS間寬帶高速的傳輸通道。Lightweight HPS-to-FPGA則為較低速的控制通道，本設計將使用這個通道來進行HPS與FPGA間的數據傳輸。本設計需要的硬件外設包括ARM硬核處理器、SDRAM、UART串口、鎖相環、幀緩存器、2個幀讀取器、2個VGA、Avalon-st總線、背景生成器、自定義D5M IP核、按鍵、開關、α混合器等。然后建立各個模塊間的連接，包括時鐘、復位、CPU數據總線和指令總線與模塊間的連接。Qsys系統總體硬件配置如圖3所示。
3 HPS軟件系統設計
3.1 壓縮感知編碼
壓縮感知早在2006年被提出[10]，壓縮感知最大的突破是不依賴 Nyquist 定理進行采樣，它必須滿足在某變換域具有稀疏的特性，在理想情況下以很低的采樣率保留信號的大部分信息，重構時通過求解一個優化問題就可以從壓縮后的數據中重構出原始信號[11]。在本設計中，壓縮編碼主要分為3個部分：快速DCT變換、量化以及Z掃描的采樣方式。
采用快速DCT變換進行稀疏變換，編碼前先將RGB圖像轉換為YCbCr圖像，然后將圖像分成8×8的數據塊，按從左到右、從上到下的次序。RGB—YCbCr的轉換公式如下：
為便于以后的編碼，將Y信號分量減去128轉換到[-128，127]。因為亮度信號比色度信號更重要。DCT變換的實現過程如下：首先將圖像分成8×8數據塊，然后進行FDCT。DCT變換后，圖像數據由空間域轉換到頻域，8×8矩陣的左上角是高頻分量，右下角是低頻分量[12]，量化是對64個DCT系數進行按比例縮小并四舍五入取整的過程，它舍棄掉一些對視覺效果影響很小的信息，達到壓縮數據的目的。
數據矩陣經過DCT變換后，從空間域轉換到頻率域，從左上角到右下角，頻率逐漸變大。量化以后，非0數一般集中在矩陣的左上角，0則集中在右下角，直流分量遠大于交流分量。Zig-Zag掃描順序存儲量化系數，從左上角開始Z字形掃描到右下角，二維數組轉換為一維數組，零值分量連續出現，掃描路徑如圖4所示。最后利用壓縮感知進行壓縮編碼。
3.2 VIP控制設計
HPS中VIP控制的主要功能是設置IP核的參數和控制IP核的工作狀態。VIP控制部分的設計流程圖如圖5。
IP核初始化的狀態是設置D5M、幀緩存器、幀讀取器1、VGA控制器1為工作狀態，同時設置幀讀取大小為640×480，當接收到上位機端抓拍指令后，進入切換狀態，關閉上述IP核，啟動幀讀取器2、背景生成器、α混合器、VGA控制器2，設置幀讀取大小為640×480。接收到上位機端壓縮數據指令后，將調動壓縮感知壓縮編碼模塊進行數據壓縮，完成后串口將通過ZigBee發送數據給終端。
4 系統調試與驗證
在本設計中，通過MATLAB設計了上位機界面，界面中包括參數的設置以及抓拍指令、壓縮指令、恢復指令按鈕的設計，抓拍、壓縮指令是通過串口發送給HPS接收，調動VIP控制器進行一系列動作，而重構指令則是在MATLAB中運行共軛梯度算法重構恢復圖像[11]，最后保存圖像在PC上。上位機界面如圖6所示。
本設計使用的是DE1-SoC開發板，在Quartus15.0開發平臺上使用Verilog HDL對各邏輯模塊進行設計。經驗證得到本圖像處理模塊占用FPGA內部主要的邏輯資源情況如表1所示。
按照圖1的系統框圖進行測試驗證。該系統性能穩定可靠，可移植性強，可以在PC終端上位機軟件的對應操作下實現攝像頭拍攝、抓拍捕獲、壓縮數據以及恢復圖像等功能，并且在顯示器上清晰地顯示拍攝畫面，在終端完好地保存了原圖像以及壓縮后恢復的圖像。圖7為圖像壓縮重構對比圖，圖7(a)為攝像頭拍攝的原始圖像，圖7(b)為經過本系統壓縮恢復的圖像，盆栽葉片上枯黃的地方通過壓縮感知恢復后仍清晰可見。通過對比圖可知，本設計方案取得較好的效果，真正系統地實現了圖像的采集、壓縮、傳輸及重構。
5 結論
本文研究了一種集圖像采集、圖像處理和圖像傳輸為一體的系統，采用軟件、硬件結合的設計方案，以DE1-SoC開發板為主要平臺，根據電路原理和實現目標完成了圖像的采集、存儲和壓縮感知編碼功能。在PC端，用MATLAB設計上位機界面，并完成圖像數據的解碼，最終能在界面上實時顯示。由此系統所恢復出的圖像峰值信噪比約為41 dB，壓縮比為8%，應用靈活，可移植性強，具有很強的實用性，對圖像的傳輸方面具有現實的意義。
參考文獻
[1] DONOHO D L.Compressed sensing[J].IEEE Trans.on Information Theory，2006，52(4)：1289-1306.
[2] CANDES E，ROMBERG J，TAO T.Robust uncertainty principles：Exact signal reconstruction from highly incomplete frequency information[J].IEEE Trans.Information Theory，2006，52（4）：489-509.
[3] CANDES E J.Compressive sampling[C].Proc.of International Congress of Mathematicians.Madrid，Spain，2006：1433-1452.
[4] 潘榕，劉昱，侯正信，等.基于局部DCT系數的圖像壓縮感知編碼與重構[J].自動化學報，2011(6)：674-681.
[5] 金堅，谷源濤，梅順良.壓縮采樣技術及其應用[J].電子與信息學報，2010，32(2)：470-475.
[6] 劉吉英，朱炬波.基于壓縮感知的低數據率雷達采樣與成像方法[J].計算機工程與科學，2012，24(5)：646-651.
[7] 馬玲玲，劉云飛，顧敏明，等.遠程數字圖像監控系統的FPGA實現[J].電子技術應用，2015，39(6)：70-73.
[8] 楊宇，賈永興，榮傳振.基于STM32F407的圖像采集與傳輸系統的設計與實現[J].微型機與應用，2015，34（8）：26-28.
[9] 聶永軍，徐光輝，鄭國建，等.基于Altera SoC FPGA的圖像采集系統設計[J].單片機與嵌入式系統應用，2016(4)：56-59.
[10] CANDES E J.The restricted isometry property and its implications for compressed sensing[J].Comptes Rendus Mathematique，2008，346(9-10)：589-692.
[11] 焦李成，楊淑媛，劉芳，等.壓縮感知回顧與展望[J].電子學報，2011(7)：1651-1662.
[12] 潘榕.基于局部DCT系數的圖像壓縮感知編碼與重構[J].自動化學報，2011，37（6）：674-681.
作者信息:
翁天陽1，莊 宇1，于 瑋2，劉云飛1
（1.南京林業大學 信息科學技術學院，江蘇 南京210037；2.南通大學 工程訓練中心，江蘇 南通226019）